一种半导体器件及其制作方法、电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。该制作方法可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。该半导体器件和电子装置具有类似的优点。

【技术实现步骤摘要】
一种半导体器件及其制作方法、电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制作方法、电子装置。
技术介绍
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flashmemory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快闪存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。在NAND快闪存储器中有效场高度EFH(effectivefieldheight)存储单元(cell)阈值电压(VT)的均一性非常重要。存储单元阈值电压控制变得越来越重要，尤其是对于2X/1Xnm的NAND器件。然而，目前有效场高度是通过隔离结构氧化物的凹陷刻蚀和回蚀刻工艺来控制，有效场高度很容易受蚀刻速率变化影响，因此由于工艺复杂在晶圆/晶圆组(lot)中存储单元阈值电压均一性不容易控制，从而影响了器件性能。因此有必要提出一种新的半导体器件的制作方法，以解决上述问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提出一种半导体器件的制作方法，可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。为了克服目前存在的问题，本专利技术一方面提供一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。进一步地，所述隔离结构硬掩膜层包括第一硬掩膜层和第二硬掩膜层。进一步地，所述第一硬掩膜层为多晶硅，所述第二硬掩膜层为氧化物。进一步地，所述有源区的半导体材料通过外延法形成。进一步地，在所述隔离结构材料层和所述隔离结构硬掩膜层之间还形成有浮栅限定层。进一步地，在形成所述有源区之后还包括：在所述有源区上形成栅极氧化层和位于所述栅极氧化层之上的浮栅材料层；以所述浮栅限定层为停止层对所述浮栅材料层进行平坦化，以形成浮栅，所述浮栅的高度与所述浮栅限定层的高度一致。进一步地，所述浮栅限定层为氮化硅层。进一步地，该制作方法还包括：去除所述浮栅限定层；在所述浮栅上形成隔离层和位于所述隔离层之上的控制栅。。根据本专利技术的半导体器件的制作方法，先通过图形化隔离结构材料层形成隔离结构，再沉积形成有源区，因此有效场高度可以由隔离结构材料层和有源区厚度控制。即，根据本专利技术的半导体器件的制作方法可以更好地控制快闪存储器的有效场高度，从而提高快闪存储器存储单元阈值电压的均一性，进而提高快闪存储器的性能。本专利技术另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬底上形成有隔离结构和被所述隔离结构分隔的有源区；在所述有源区上形成有浮栅和位于所述浮栅之上的控制栅。本专利技术提出的半导体器件有效场高度控制良好，存储单元阈值电压的均一性提高，储器性能提高。本专利技术再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。本专利技术提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了根据本专利技术一实施方式的半导体器件的制作方法的步骤流程图；图2A～图8A示出了根据本专利技术一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；图2B～图8B示出了根据本专利技术一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；图9示出了根据本专利技术一实施方式的半导体器件的示意性版图，其中图2A～图8A为沿X方向的剖面图，图2B～图8B为依次与图2A～图8A对应的沿Y方向的剖面图；图10示出了根据本专利技术一实施方式的电子装置的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。如前所述目前的NAND器件有效场高度不容易控制影响器件性能，本专利技术基于此，提供一种半导体器件的制作方法，用于制作快闪存储器，如图1所示，该制作方法包括：步骤101，提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；步骤102，图形化所述隔离结构硬本文档来自技高网...

【技术保护点】
1.一种半导体器件的制作方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底上形成隔离结构材料层和隔离结构硬掩膜层；图形化所述隔离结构硬掩膜层和隔离结构材料层，以形成隔离结构并露出所述半导体衬底；在露出的所述半导体衬底上沉积半导体材料以形成被所述隔离结构分隔的有源区，其中，所述隔离结构材料层和所述有源区的厚度限定所述半导体器件的有效场高度。2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述隔离结构硬掩膜层包括第一硬掩膜层和第二硬掩膜层。3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述第一硬掩膜层为多晶硅，所述第二硬掩膜层为氧化物。4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述有源区的半导体材料通过外延法形成。5.根据权利要求1-4中的任意一项所述的半导体器件的制作方法，其特征在于，在所述隔离结构材料层和所述隔离结构硬掩膜层之间还形成有浮...

【专利技术属性】
技术研发人员：李冠华，杨海玩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31