设计集成电路的方法及其系统技术方案

本发明专利技术提供一种设计集成电路的方法及其系统。所述设计集成电路的方法包括：产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。

【技术实现步骤摘要】
设计集成电路的方法及其系统[相关申请的交叉参考]本申请主张在2017年4月28日在韩国知识产权局提出申请的韩国专利申请第10-2017-0055660号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
本专利技术概念涉及一种集成电路，且更具体来说，涉及一种通过时序延迟来设计集成电路的的方法及其系统。
技术介绍
可基于标准单元来设计集成电路。具体来说，可通过放置用于界定集成电路的标准单元以及对所放置的标准单元进行路由来产生集成电路的布局。接着使用路由数据来制作集成电路。
技术实现思路
根据示例性实施例的一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从放置及路由数据产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；使用所述至少一个处理器、利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器执行合成运算，以从关于集成电路的输入数据产生网表；使用所述至少一个处理器来放置及路由标准单元，以产生布局数据及配线数据，所述标准单元使用所述网表来定义所述集成电路；使用所述至少一个处理器从所述布局数据提取寄生分量；以及使用所述至少一个处理器基于所述布局数据及所述配线数据、根据时序约束条件来执行所述集成电路的时序分析。根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从放置及路由数据产生配线数据，所述配线数据包括：集成电路中所包含的一个或多个网；以及对于所述一个或多个网中的每一个网，形成与所述网对应的配线的一个或多个金属层以及所述一个或多个金属层中的每一个金属层上的所述配线的配线长度；使用所述至少一个处理器、基于所述网中所包含的所述一个或多个金属层的工艺变化来执行所述一个或多个网中的每一个网的时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从标准单元的放置及路由数据产生配线数据，所述标准单元界定集成电路，所述配线数据包括与所述集成电路中所包含的网对应的至少一条配线的层信息及所述至少一条配线的物理信息；使用所述至少一个处理器通过基于所述配线数据执行对包括所述网的时序路径的时序分析来产生时序分析数据，其中所述物理信息包括所述至少一条配线的工艺变化。根据示例性实施例的另一方面，提供一种设计集成电路的方法，所述方法包括：使用至少一个处理器从标准单元的放置及路由数据产生配线数据，所述标准单元界定集成电路，所述配线数据包括与所述集成电路中所包含的网对应的至少一条配线的层信息及所述至少一条配线的物理信息；使用所述至少一个处理器从所述放置及路由数据提取寄生分量；使用所述至少一个处理器通过利用所述配线数据中所包含的所述配线的所述物理信息及所提取的所述寄生分量执行时序分析来产生时序分析数据，其中所述物理信息包括所述至少一条配线的工艺变化。根据示例性实施例的另一方面，提供一种设计集成电路的系统，所述系统包括：至少一个微处理器及存储器，所述存储器存储代码，所述代码由所述至少一个处理器执行以构建多个模块，所述多个模块包括：第一模块，从标准单元的放置及路由数据产生配线数据，所述标准单元界定集成电路，所述配线数据包括与所述集成电路中所包含的网对应的至少一条配线的层信息及所述至少一条配线的物理信息；以及时序分析模块，基于所述配线数据执行对包括所述网的时序路径的时序分析，以产生时序分析数据，其中所述物理信息包括所述至少一条配线的工艺变化。根据示例性实施例的另一方面，提供一种设计集成电路的系统，所述系统包括：至少一个微处理器及存储器，所述存储器存储代码，所述代码由所述至少一个处理器执行以构建多个模块，所述多个模块包括：放置及路由模块，从标准单元的放置及路由数据产生配线数据，所述标准单元界定集成电路，所述配线数据包括与所述集成电路中所包含的网对应的至少一条配线的层信息及所述至少一条配线的物理信息；寄生提取模块，从所述放置及路由数据提取寄生分量；以及时序分析模块，利用所述配线数据中所包含的所述配线的所述物理信息及所提取的所述寄生分量来执行时序分析，以产生时序分析数据，其中所述物理信息包括所述至少一条配线的工艺变化。附图说明结合附图阅读以下详细说明，将更清楚地理解示例性实施例，在附图中：图1是说明根据示例性实施例的集成电路设计方法的流程图。图2示出根据示例性实施例的集成电路。图3A及图3B示出图2所示集成电路中所包含的时钟树(clocktree)的实施方式实例。图4是说明根据示例性实施例的集成电路设计方法的流程图。图5是说明根据示例性实施例的设计集成电路的集成电路设计系统的方块图。图6是更详细地说明图5所示集成电路设计系统的方块图。图7示出根据示例性实施例的由图6所示集成电路设计系统产生的配线数据。图8示出根据示例性实施例的与图7所示配线数据的网对应的金属层。图9是说明根据示例性实施例的用于通过图6所示集成电路设计系统的时序分析器计算配线延迟偏斜(wiredelayskew)的参数的表。图10是说明根据示例性实施例的第m个金属层的电阻及电容的图表。图11是说明根据示例性实施例的时序分析方法的流程图。图12是说明根据示例性实施例的图6所示集成电路设计系统的放置及路由(placingandrouting，P&R)模块与静态时序分析(statictiminganalysis，STA)模块之间的操作的流程图。图13是说明根据示例性实施例的集成电路时序分析方法的流程图。图14是说明根据示例性实施例的集成电路设计系统的方块图。图15示出根据示例性实施例的集成电路。图16示出图15所示集成电路的配线数据。图17A至图17C示出根据示例性实施例的关于图15所示集成电路的时序分析结果。图18是说明根据示例性实施例的集成电路设计方法的流程图。图19是说明根据示例性实施例的半导体装置制造方法的流程图。图20示出根据示例性实施例的计算机可读存储介质。[符号的说明]100、100a、100b、400：集成电路110、410：第一单元120、420：第二单元130、430：第三单元140、440：第四单元150、450：第五单元160、460：第六单元200：集成电路设计系统210：处理器230：存储器231、331：放置及路由模块233、333：寄生提取模块235、335：静态时序分析模块250：输入/输出装置270、350：存储装置271、351：单元库数据库273、353：布局数据库275、355：技术文件数据库290：总线300：集成电路设计系统/计算系统310：用户装置311：处理器313：用户界面330：集成电路设计平台1000：存储介质/计算机可读存储介质1100：放置及路由程序1200：静态时序分析程序1300：布局数据1400：配线数据C、D、L：延迟CCP、CCPa、CCPb：捕获时钟路径ccell,0、dcell,0、dcell,1本文档来自技高网...

【技术保护点】
1.一种设计集成电路的方法，其特征在于，包括：使用至少一个处理器从放置及路由数据产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；使用所述至少一个处理器、利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。

【技术特征摘要】
2017.04.28 KR 10-2017-0055660;2018.01.04 US 15/8621.一种设计集成电路的方法，其特征在于，包括：使用至少一个处理器从放置及路由数据产生配线数据，所述配线数据对应于集成电路中所包含的网，所述配线数据包括与所述网对应的配线的金属层信息及所述配线的物理信息；使用所述至少一个处理器、利用所述配线数据中所包含的所述配线的所述物理信息来执行时序分析，以产生时序分析数据；以及根据所述时序分析数据来改变所述集成电路的布局。2.根据权利要求1所述的设计集成电路的方法，其特征在于，所述配线的所述物理信息包括与所述配线的工艺变化有关的信息。3.根据权利要求1所述的设计集成电路的方法，其特征在于，所述物理信息包括所述配线的长度信息。4.根据权利要求1所述的设计集成电路的方法，其特征在于，所述配线数据包括金属层的层信息及所述金属层的物理信息。5.根据权利要求1所述的设计集成电路的方法，其特征在于，所述配线数据包括通孔的层信息及所述通孔的物理信息。6.根据权利要求1所述的设计集成电路的方法，其特征在于，执行时序分析包括：使用所述配线的所述物理信息来计算所述配线的时序延迟；以及使用所计算的所述时序延迟来确定所述网的时间余量。7.根据权利要求1所述的设计集成电路的方法，其特征在于，所述网包括位于所述集成电路的第一金属层上的第一配线、及位于与所述第一金属层不同的第二金属层上的第二配线。8.根据权利要求7所述的设计集成电路的方法，其特征在于，执行所述时序分析包括：基于所述第一配线的长度及所述第一金属层的单位延迟来计算所述第一金属层的第一配线延迟；以及基于所述第二配线的长度及所述第二金属层的单位延迟来计算所述第二金属层的第一配线延迟。9.根据权利要求8所述的设计集成电路的方法，其特征在于，执行所述时序分析包括：基于所述第一配线的所述长度、所述第一金属层的所述单位延迟、及所述第一金属层的阻容变化比例因数来计算所述第一金属层的第二配线延迟；以及基于所述第二配线的所述长度、所述第二金属层的所述单位延迟、及所述第二金属层的阻容变化比例因数来计算所述第二金属层的第二配线延迟。10.根据权利要求9所述的设计集成电路的方法，其特征在于，执行所述时序分析包括：基于所述第一金属层的所述第一配线延迟及所述第一金属层的所述第二配线延迟来计算第一配线延迟偏斜；基于所述第二金属层的所述第一配线延迟及所述第二金属层的所述第二配线延迟来计算第二配线延迟偏斜；以及基于所述第一配线延迟偏斜及所述第二配线延迟偏斜来计算所述网的时间余量。11.根据权利要求1所述的设计集成电路的方法，其特征在于，所述执行所述时序分析包括基于时间常数比例因数来计...

【专利技术属性】
技术研发人员：李钟馝，朴琫一，金汶洙，许铣益，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR