半导体器件及用于制造其的方法技术

一种半导体器件可以包括衬底、第一纳米线、栅电极、第一栅极间隔物、第二栅极间隔物、源极/漏极和间隔物连接器。第一纳米线可以在第一方向上延伸并与衬底间隔开。栅电极可以围绕第一纳米线的周边，并且在交叉第一方向的第二方向上延伸，并且包括彼此相对的第一侧壁和第二侧壁。第一栅极间隔物可以形成在栅电极的第一侧壁上。第一纳米线可以穿过第一栅极间隔物。第二栅极间隔物可以形成在栅电极的第二侧壁上。第一纳米线可以穿过第二栅极间隔物。源极/漏极可以设置在栅电极的至少一侧并与第一纳米线连接。间隔物连接器可以设置在第一纳米线与衬底之间。间隔物连接器可以将第一栅极间隔物和第二栅极间隔物彼此连接。

Semiconductor device and method for manufacturing the same

A semiconductor device may include a substrate, a first nanowire, a gate electrode, a first gate spacer, a second gate spacer, a source/drain, and a spacer connector. The first nanowire can extend in the first direction and spaced from the substrate. The gate electrode may surround the periphery of the first nanowire and extend in the second direction in the cross-first direction, and includes the first and second side walls relative to each other. The first gate spacer can be formed on the first side wall of the gate electrode. The first nanowire can pass through the first gate spacer. The second gate spacer can be formed on the second side wall of the gate electrode. The first nanowires can pass through the second gate spacers. The source / drain can be disposed on at least one side of the gate electrode and connected to the first nanowire. The spacer connector can be arranged between the first nanowire and the substrate. The spacer connector can connect the first gate spacer and the second gate spacer to one another.

【技术实现步骤摘要】
半导体器件及用于制造其的方法
本专利技术构思的示例实施方式总体上涉及半导体器件及制造其的方法。
技术介绍
多栅晶体管已经被提出以集成更多的晶体管而不降低其性能。一些多栅晶体管包括三维沟道。多栅晶体管的电流控制能力可以被增强而不增加其栅极长度。此外，短沟道效应(SCE)可以被抑制。
技术实现思路
本专利技术构思的一种实施方式提供具有改善的操作特性的半导体器件。本专利技术构思的另一实施方式提供制造具有改善的操作特性的半导体器件的方法。根据本专利技术构思的示例实施方式，一种半导体器件可以包括衬底、第一纳米线、栅电极、第一栅极间隔物、第二栅极间隔物、源极/漏极和间隔物连接器。第一纳米线可以在第一方向上延伸并与衬底间隔开。栅电极可以围绕第一纳米线的周边，并且可以在交叉第一方向的第二方向上延伸，并且可以包括彼此相对的第一侧壁和第二侧壁。第一栅极间隔物可以形成在栅电极的第一侧壁上。第一纳米线可以穿过第一栅极间隔物。第二栅极间隔物可以形成在栅电极的第二侧壁上。第一纳米线可以穿过第二栅极间隔物。源极/漏极可以设置在栅电极的至少一侧并与第一纳米线连接。间隔物连接器可以设置在第一纳米线与衬底之间。间隔物连接器可以将第一栅极间隔物和第二栅极间隔物彼此连接。根据本专利技术构思的示例实施方式，一种半导体器件可以包括衬底、第一纳米线、栅电极、栅极间隔物、源极/漏极和内间隔物。第一纳米线可以在第一方向上延伸并与衬底间隔开。栅电极可以围绕第一纳米线的周边，并且可以在交叉第一方向的第二方向上延伸。栅极间隔物可以设置在栅电极的侧壁上。栅极间隔物可以包括彼此相对的内侧壁和外侧壁，并且栅极间隔物的内侧壁面对栅电极。源极/漏极可以设置在栅电极的至少一侧并与第一纳米线连接。第一纳米线可以穿过栅极间隔物以连接到源极/漏极。内间隔物可以包括突出部分和间隔部分，突出部分设置在衬底与第一纳米线之间并接触第一纳米线的下表面，间隔部分连接到突出部分并与第一纳米线的下表面间隔开。根据本专利技术构思的示例实施方式，一种制造半导体器件的方法可以包括：形成在衬底上在第一方向上延伸并具有第一半导体图案、第二半导体图案和第三半导体图案的鳍型结构，第二半导体图案和第三半导体图案交替地堆叠在第一半导体图案上；在鳍型结构上形成虚设栅电极，虚设栅电极交叉鳍型结构并在不同于第一方向的第二方向上延伸；在虚设栅电极的侧壁上形成第一间隔物；去除鳍型结构的不与虚设栅电极和第一间隔物交叠的一部分以在鳍型结构内形成凹陷；去除第二半导体图案的由凹陷暴露并与第一间隔物交叠的一部分以形成凹坑；完全地去除由凹陷暴露的第一半导体图案以形成通孔；形成填充凹坑和通孔的内间隔物层；去除内间隔物层的一部分以形成凹坑中的上部内间隔物以及通孔中的下部内间隔物；以及形成填充凹陷的源极/漏极。根据本专利技术构思的示例实施方式，一种半导体器件可以包括：衬底；第一纳米线，在第一方向上延伸并与衬底间隔开；栅电极，围绕第一纳米线的周边并在交叉第一方向的第二方向上延伸；栅极间隔物，设置在栅电极的侧壁上，其中栅极间隔物包括彼此相对的内侧壁和外侧壁，并且栅极间隔物的内侧壁面对栅电极；源极/漏极，设置在栅电极的至少一侧并与第一纳米线连接，其中第一纳米线穿过栅极间隔物以连接到源极/漏极；以及内间隔物，设置在衬底与第一纳米线之间，其中栅极间隔物中包括的材料具有第一介电常数，内间隔物中包括的材料具有不同于第一介电常数的第二介电常数。附图说明一些实施方式将从以下结合附图的简要描述中被更清楚地理解。附图体现了如在此描述的非限制性的示例实施方式。图1是示出根据本专利技术构思的一些示例实施方式的半导体器件的透视图。图2是沿图1的线A-A'截取的剖面图。图3是详细示出图2的内间隔物的透视图。图4是沿图1的线B-B'截取的剖面图。图5是沿图1的线C-C'截取的剖面图。图6是详细示出图5的外间隔物和内间隔物的剖面图。图7是示出根据本专利技术构思的一些示例实施方式的半导体器件的剖面图。图8是示出图7的半导体器件的剖面图。图9是详细示出图8的内间隔物和外间隔物的剖面图。图10是示出根据本专利技术构思的一些示例实施方式的半导体器件的剖面图。图11是示出图10的半导体器件的剖面图。图12是示出图10的半导体器件的剖面图。图13是示出根据本专利技术构思的一些示例实施方式的半导体器件的剖面图。图14是示出图13的半导体器件的剖面图。图15是示出图13的半导体器件的剖面图。图16是示出根据本专利技术构思的一些示例实施方式的半导体器件的剖面图。图17是示出图16的半导体器件的剖面图。图18是示出图16的半导体器件的剖面图。图19至36是示出根据本专利技术构思的示例实施方式的用于制造半导体器件的方法的图。图37是包括根据本专利技术构思的一些示例实施方式的半导体器件的电子系统的框图。图38和39示出包括根据一示例实施方式的半导体器件的示例性半导体系统。应注意，这些图旨在说明某些实施方式中利用的方法、结构和/或材料的一般特性以及旨在对下面提供的书面描述提供补充。然而，这些附图可以不按比例绘制并且可以非精确地反映给出的任何实施方式的精确的结构特性或性能特性，并且不应被解释为限制由一些实施方式所涵盖的值或属性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的相对厚度和位置定位可以被减小或夸大。相似或相同的附图标记在各图中的使用旨在表明相似或相同的元件或特征的存在。具体实施方式现在将参照附图在下文中更充分地描述本公开，各种各样的实施方式在附图中被显示。然而，本专利技术可以以许多不同的形式体现，并且不应被解释为限于在此陈述的示例实施方式。这些示例实施方式仅是示例，并且许多实施方案和变化是可能的，这些实施方案和变化不需要在此提供的细节。还应强调的是，本公开提供了可替代示例的细节，但是替代示例的这样的列举不是详尽无遗的。此外，各种各样的示例之间的任何细节一致性不应被解释为需要这样的细节─为在此描述的每个特征列出每个可能的变化是不切实际的。权利要求的语言应在确定本专利技术的要求时被引用。虽然不同的图显示了示例性实施方式的变化，但是这些图并非必然旨在彼此相互排斥。而是，将从下面的详细描述的上下文中看出，当将图和它们的描述作为整体考虑时，不同的图中描绘及描述的某些特征可以与来自其它图的其它特征结合以产生各种各样的实施方式。将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，没有居间元件存在。用于描述元素或层之间的关系的其它字词应以同样的方式被解释(例如“在……之间”与“直接在……之间”、“相邻的”与“直接相邻的”、“在……上”与“直接在在……上”)。术语“接触”或“与……接触”当在此使用时指直接的连接(例如触摸)。将理解，虽然术语“第一”、“第二”等可以在此用于描述各种各样的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开来。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离一些实施方式的教导。为了描述的容易，在此可以使用诸如“在……之下”、“在…本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；第一纳米线，在第一方向上延伸并与所述衬底间隔开；栅电极，围绕所述第一纳米线的周边、在交叉所述第一方向的第二方向上延伸并包括彼此相对的第一侧壁和第二侧壁；第一栅极间隔物，形成在所述栅电极的所述第一侧壁上，其中所述第一纳米线穿过所述第一栅极间隔物；第二栅极间隔物，形成在所述栅电极的所述第二侧壁上，其中所述第一纳米线穿过所述第二栅极间隔物；源极/漏极，设置在所述栅电极的至少一侧并与所述第一纳米线连接；以及间隔物连接器，设置在所述第一纳米线与所述衬底之间，其中所述间隔物连接器将所述第一栅极间隔物和所述第二栅极间隔物彼此连接。

【技术特征摘要】
2017.02.28 US 15/444,5501.一种半导体器件，包括：衬底；第一纳米线，在第一方向上延伸并与所述衬底间隔开；栅电极，围绕所述第一纳米线的周边、在交叉所述第一方向的第二方向上延伸并包括彼此相对的第一侧壁和第二侧壁；第一栅极间隔物，形成在所述栅电极的所述第一侧壁上，其中所述第一纳米线穿过所述第一栅极间隔物；第二栅极间隔物，形成在所述栅电极的所述第二侧壁上，其中所述第一纳米线穿过所述第二栅极间隔物；源极/漏极，设置在所述栅电极的至少一侧并与所述第一纳米线连接；以及间隔物连接器，设置在所述第一纳米线与所述衬底之间，其中所述间隔物连接器将所述第一栅极间隔物和所述第二栅极间隔物彼此连接。2.如权利要求1所述的半导体器件，其中所述第一栅极间隔物包括接触所述第一纳米线的顶表面和侧表面的第一外间隔物以及接触所述第一纳米线的下表面的第一内间隔物，其中所述第二栅极间隔物包括接触所述第一纳米线的所述顶表面和所述侧表面的第二外间隔物以及接触所述第一纳米线的所述下表面的第二内间隔物，其中所述第一外间隔物和所述第一内间隔物包括彼此不同的材料，以及其中所述第二外间隔物和所述第二内间隔物包括彼此不同的材料。3.如权利要求2所述的半导体器件，其中所述第一内间隔物和所述第二内间隔物包括彼此相同的材料。4.如权利要求2所述的半导体器件，其中所述第一外间隔物和所述第二外间隔物彼此间隔开，其中所述第一内间隔物和所述第二内间隔物通过所述间隔物连接器彼此连接。5.如权利要求4所述的半导体器件，其中所述间隔物连接器以及所述第一内间隔物和所述第二内间隔物是单个一体的结构。6.如权利要求1所述的半导体器件，还包括设置在所述第一纳米线上并在所述第一方向上延伸的第二纳米线，其中所述第一纳米线和所述第二纳米线彼此间隔开。7.如权利要求6所述的半导体器件，其中所述第一栅极间隔物包括第一外间隔物、第一上部内间隔物和第一下部内间隔物，所述第一外间隔物接触所述第二纳米线的顶表面和侧表面以及所述第一纳米线的侧表面，所述第一上部内间隔物接触所述第二纳米线的下表面以及所述第一纳米线的顶表面，所述第一下部内间隔物接触所述第一纳米线的下表面，以及其中所述第二栅极间隔物包括第二外间隔物、第二上部内间隔物和第二下部内间隔物，所述第二外间隔物接触所述第二纳米线的所述顶表面和所述侧表面以及所述第一纳米线的所述侧表面，所述第二上部内间隔物接触所述第二纳米线的所述下表面以及所述第一纳米线的所述顶表面，所述第二下部内间隔物接触所述第一纳米线的所述下表面。8.如权利要求7所述的半导体器件，其中所述第一上部内间隔物和所述第一下部内间隔物包括彼此相同的材料，以及其中所述第二上部内间隔物和所述第二下部内间隔物包括彼此相同的材料。9.如权利要求7所述的半导体器件，其中所述第一下部内间隔物和所述第二下部内间隔物通过所述间隔物连接器彼此连接。10.如权利要求1所述的半导体器件，其中所述间隔物连接器包括绝缘材料。11.一种半导体器件，包括：衬底；第一纳米线，...

【专利技术属性】
技术研发人员：石城大，宋升珉，裵金钟，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR