半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供衬底以及位于衬底上分立的鳍部；在衬底上形成隔离结构；形成横跨鳍部且覆盖鳍部部分顶部和侧壁表面的伪栅结构；在伪栅结构侧壁上形成侧墙；形成侧墙后，形成覆盖隔离结构且露出鳍部顶部的保护层；形成保护层后，在伪栅结构两侧鳍部内形成凹槽；形成凹槽后去除保护层；去除保护层后在凹槽内形成掺杂外延层；形成覆盖伪栅结构并露出伪栅结构顶部的层间介质层；去除伪栅结构，在层间介质层内形成开口；在开口内填充金属层形成金属栅极结构。在伪栅结构两侧的鳍部内形成凹槽的过程中，保护层对隔离结构起到保护作用，避免侧墙下方隔离结构受到损耗，从而避免金属层与掺杂外延层发生桥接。

Semiconductor structure and its forming method

A semiconductor structure and its forming method include: providing a substrate and discrete fins on the substrate; forming an isolation structure on the substrate; forming a pseudo-grid structure across the fin and covering the top and side wall surfaces of the fin portion; forming a side wall on the side wall of the pseudo-grid structure; forming a covering isolation junction after forming a side wall A protective layer covering the top of the fin is formed; after forming a protective layer, a groove is formed in the fins on both sides of the pseudogrid structure; after forming a groove, a protective layer is removed; after removing the protective layer, a doped epitaxial layer is formed in the groove; a layer-to-layer dielectric layer covering the pseudogrid structure and exposing the top of the pseudogrid structure is formed; a pseudogrid structure is removed and the layer-to-layer dielectric layer is formed. An opening is formed in the quality layer; the metal layer is filled in the opening to form a metal gate structure. In the process of forming grooves in the fins on both sides of the pseudo-grid structure, the protective layer plays a protective role to the isolation structure, avoiding the loss of the isolation structure below the side wall, thus avoiding the bridging between the metal layer and the doped epitaxial layer.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。但是，现有技术形成的半导体器件的电学性能和良率仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和良率。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；形成所述隔离结构后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；在所述伪栅结构的侧壁上形成侧墙；形成所述侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部；形成所述保护层后，在所述伪栅结构两侧的鳍部内形成凹槽；形成所述凹槽后，去除所述保护层；去除所述保护层后，在所述凹槽内形成掺杂外延层；形成所述掺杂外延层后，在所述伪栅结构露出的隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述层间介质层内形成开口；在所述开口内填充金属层，形成金属栅极结构。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁；横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；侧墙，位于所述伪栅结构的侧壁上；覆盖所述隔离结构的保护层，所述保护层露出所述鳍部的顶部。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在所述伪栅结构的侧壁上形成侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部。后续在所述伪栅结构两侧的鳍部内形成凹槽的工艺过程中，所述保护层对所述隔离结构起到保护作用，避免所述侧墙下方的隔离结构在形成所述凹槽的过程中受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙；因此后续在层间介质层内的开口内填充金属层时，不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，即通过本专利技术所述方案，可以避免所述掺杂外延层与金属栅极结构发生桥接，进而使半导体器件的电学性能和良率得到改善。本专利技术提供一种半导体结构，所述半导体结构包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁；横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；侧墙，位于所述伪栅结构的侧壁上；覆盖所述隔离结构的保护层，所述保护层露出所述鳍部的顶部。在半导体制造工艺过程中，为了在所述伪栅结构两侧的鳍部内形成掺杂外延层，需先在所述伪栅结构两侧的鳍部内形成凹槽，在形成掺杂外延层之后，去除所述伪栅结构并在所述伪栅结构位置处填充金属层以形成金属栅极结构；所述保护层用于在形成所述凹槽的工艺过程中对所述隔离结构起到保护作用，避免侧墙下方的隔离结构受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙，因此本专利技术所述半导体结构不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，相应避免了所述掺杂外延层与金属栅极结构发生桥接的问题，使半导体器件的电学性能和良率得到改善。附图说明图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；图3至图23是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，半导体器件的电学性能和良率仍有待提高。分析其原因在于：结合参考图1和图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图，图1是立体图，图2是基于图1在隔离结构位置处沿鳍部延伸方向割线(如图1中X1X2割线所示)的剖面结构示意图。参考图1，提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；在所述鳍部11露出的衬底10上形成隔离结构12，所述隔离结构12覆盖所述鳍部11的部分侧壁；形成所述隔离结构12后，形成横跨所述鳍部11的伪栅结构13，所述伪栅结构13覆盖所述鳍部11的部分顶部表面和侧壁表面；在所述伪栅结构13的侧壁上形成侧墙14。结合参考图2，形成所述侧墙14后，刻蚀所述伪栅结构13两侧的鳍部11(如图1所示)，在所述鳍部11内形成凹槽(图未示)；在所述凹槽内形成掺杂外延层15。形成所述掺杂外延层15后，后续步骤还包括：在所述伪栅结构13露出的隔离结构12上形成层间介质层(图未示)；去除所述伪栅结构13，在所述层间介质层内形成开口(图未示)；在所述开口内填充金属层，形成金属栅极结构。在刻蚀所述伪栅结构13两侧的鳍部11时，所述隔离结构12暴露在刻蚀所述鳍部11的刻蚀环境中，因此所述刻蚀工艺容易对所述隔离结构12造成刻蚀损耗，还容易对所述侧墙14下方(如图1中虚线圈50所示)的隔离结构12造成刻蚀损耗，从而导致在所述侧墙14下方形成缝隙(如图2中虚线圈51所示)。因此，在所述开口内填充金属层时，所述金属层除了填充所述开口之外，还填充所述缝隙；从而容易导致所述金属层通过所述缝隙与所述掺杂外延层15发生桥接(bridge)，即容易导致所述掺杂外延层15与所形成金属栅极结构发生桥接，进而导致半导体器件的电学性能和良率下降。且由于形成P型的掺杂外延层15时，刻蚀所述伪栅结构13两侧鳍部11的刻蚀量较大，相应刻蚀后剩余所述鳍部11凸出于所述隔离结构12的高度较低，所述掺杂外延层15更靠近所述隔离结构12；因此当所述衬底10用于形成P型器件时，掺杂外延层15与金属栅极结构发生桥接的问题更显著。为了解决所述技术问题，本专利技术在所述伪栅结构的侧壁上形成侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部。后续在所述伪栅结构两侧的鳍部内形成凹槽的工艺过程中，所述保护层对所述隔离结构起到保护作用，避免所述侧墙下方的隔离结构在形成所述凹槽的过程中受到损耗，从而避免在所述侧墙下方出现由隔离结构损耗所产生的缝隙；因此后续在层间介质层内的开口内填充金属层时，不会出现所述金属层通过所述缝隙与所述掺杂外延层发生桥接的问题，即通过本专利技术所述方案，可以避免所述掺杂外延层与金属栅极结构发生桥接，进而使半导体器件的电学性能和良率得到改善。为使本专利技术的上述目的、特征和优点能够更为明显易懂，本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；形成所述隔离结构后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；在所述伪栅结构的侧壁上形成侧墙；形成所述侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部；形成所述保护层后，在所述伪栅结构两侧的鳍部内形成凹槽；形成所述凹槽后，去除所述保护层；去除所述保护层后，在所述凹槽内形成掺杂外延层；形成所述掺杂外延层后，在所述伪栅结构露出的隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述层间介质层内形成开口；在所述开口内填充金属层，形成金属栅极结构。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁；形成所述隔离结构后，形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部表面和侧壁表面；在所述伪栅结构的侧壁上形成侧墙；形成所述侧墙后，形成覆盖所述隔离结构的保护层，且所述保护层露出所述鳍部的顶部；形成所述保护层后，在所述伪栅结构两侧的鳍部内形成凹槽；形成所述凹槽后，去除所述保护层；去除所述保护层后，在所述凹槽内形成掺杂外延层；形成所述掺杂外延层后，在所述伪栅结构露出的隔离结构上形成层间介质层，所述层间介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述层间介质层内形成开口；在所述开口内填充金属层，形成金属栅极结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为ODL材料、BARC材料、DUO材料、无定形碳、Si-ARC材料或光刻胶。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度至少为4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的顶部低于所述鳍部的顶部。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的顶部与所述鳍部的顶部齐平。6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：在所述隔离结构上形成保护材料，所述保护材料的顶部高于所述鳍部顶部；去除高于所述鳍部顶部的保护材料，形成保护层。7.如权利要求6所述的半导体结构的形成方法，其特征在于，去除高于所述鳍部顶部的保护材料的工艺为干法刻蚀工艺。8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺为干法刻蚀工艺。9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料，所述干法刻蚀工艺的参数包括：刻蚀气体为CH4、H2和N2的混合气体。10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述伪栅结构两侧的鳍部内形成凹槽的步骤包括：采用干法刻蚀...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31