用于与单端口SRAM一起使用的可配置伪双端口架构制造技术

本公开涉及用于与单端口SRAM一起使用的可配置伪双端口架构。一种存储器阵列具有字线和位线。行解码器可操作来解码行地址并且选择对应的字线。读写时钟生成器可操作以生成保持时钟信号。地址时钟生成器接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号。当在双端口模式中操作时，并且当在读模式中操作时，地址时钟生成器响应于保持时钟信号而向读地址施加读延迟，并且将延迟的读地址作为地址输出到行预解码器。

【技术实现步骤摘要】
用于与单端口SRAM一起使用的可配置伪双端口架构
本申请涉及用于随机存取存储器的控制电路装置的领域，并且更具体地涉及使单端口SRAM能够充当双端口SRAM的控制电路装置。
技术介绍
单端口存储器一次能够执行诸如读或写的单个操作。另一方面，双端口存储器能够基本上同时执行诸如读和写的多个操作。与单端口存储器相比，双端口存储器消耗更多的芯片面积，并且从研发和验证角度来看要更加复杂和昂贵。这是因为双端口存储器通常具有两条独立的地址总线(其中一条用于读地址，另一条用于写地址)，以及两条独立的数据总线(一条用于从存储器读出的数据，另一条用于写入存储器的数据)。由于其能够同时读和写，所以双端口存储器对于某些应用而言优于单端口存储器。然而，由于双端口存储器所消耗的额外空间可能是不希望的，因此已经得到提供双端口存储器的功能，而基本上不比单端口存储器消耗更多的表面积的设计。这些设计被称为伪双端口存储器。然而，这样的设计有其自身的缺点。例如，这样的设计往往比真正的双端口存储器慢得多。另外，这种设计失去了以单端口模式操作的能力，意味着当需要时它们不能选择性地以单端口模式操作。这也避免了为单端口存储器开发单独的编译器。因此，显然需要在伪双端口存储器设计领域的进一步发展。
技术实现思路
提供本概述是为了介绍在下面的详细描述中进一步描述的概念的选择。本概述不旨在确定所要求保护的主题的关键或实质特征，也不旨在用来帮助限制所要求保护的主题的范围。本文公开了一种用于具有字线和位线的存储器阵列的存储器控制器。存储器控制器包括：行解码器，被配置成解码行地址并选择与解码的行地址对应的字线；行预解码器，被配置成向行解码器输出地址作为行地址；和读写时钟生成器，被配置成向行解码器和输入/输出(IO)块生成时钟，并且取决于操作模式生成读或写地址选择信号以开始读或写操作。地址时钟生成器被配置成接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号。当以如双端口控制信号所指示的双端口模式下操作时，并且当以如读芯片选择信号所指示的在读模式下操作时，地址时钟生成器被配置成将读地址信号施加到行预解码器和列预解码器作为地址。当以如由所述双端口模式控制信号所指示的双端口模式操作时，并且当以如由所述写芯片选择信号所指示的写模式操作时，地址时钟生成器被配置成响应于在第一读模式周期中生成的保持时钟信号而将写延迟施加到写地址并且将写地址信号输出到行预解码器和列预解码器作为地址。当以双端口模式操作时，在写操作中生成的保持时钟将下一读地址信号施加到行预解码器和列地址作为地址。附图说明图1是六晶体管SRAM单元的示意图。图2是伪双端口控制电路装置的系统级框图，该控制电路装置能够将单端口存储器转换为伪双端口操作，但保持恢复到单端口模式的能力。图3是图2的地址时钟生成器的示意性框图。图4是图2的地址时钟生成器的地址控制块的示意性框图。图5是图2的读写时钟生成器的示意性框图。图6是图2的行预解码器的示意性框图。图7是用于图2中的备用的单端口模式控制电路装置。图8是示出操作中的图2的框图的操作的时序图。图9是示出地址时钟信号的生成的时序图。图10是示出地址时钟信号的生成的另一时序图。图11是示出由于缺乏RC跟踪而导致的故障的时序图。图12是示出使用RC跟踪防止故障的时序图。图13是示出在单端口操作模式和双端口操作模式之间切换的图2的框图的操作的时序图。具体实施方式以下将描述本公开的一个或多个实施例。这些描述的实施例仅是当前公开的技术的示例。此外，为了提供简洁的描述，可能不在说明书中描述实际实施的所有特征。当介绍本公开的各种实施例的元件时，冠词“一”、“一个”和“该”旨在表示存在一个或多个元件。术语“包括”、“包含”和“具有”旨在是包含性的并且意味着除了列出的元件之外还可以有其他元件。此外，应该理解的是，对本公开的“一个实施例”或“实施例”的引用不旨在被解释为排除也并入所述特征的附加实施例的存在。在附图中相同的附图标记始终指示相同的元件，以及具有附注符号的附图标记可以指示其他应用或实施例中的类似元件。本文公开了一种存储器控制器或控制电路装置，其起作用以使得六晶体管SRAM单元的阵列能够以伪双端口模式工作。首先，参考图1，现在描述样本六晶体管SRAM单元10。SRAM单元10包括六个MOSFETM1-M6。晶体管M1-M2形成第一反相器12，并且晶体管M3-M4形成第二反相器14。反相器12和14交叉耦合。数据的每一位存储在形成反相器12和14的晶体管M1-M4上。晶体管M5和M6控制在读和写操作期间对存储单元10的存取。通过控制两个存取晶体管M5和M6的字线WL使得能够访问存储单元10，存取晶体管M5和M6又控制存储单元10是否连接到位线BL和位线BL和为读和写操作两者传输数据。在读访问期间，位线BL和由反相器12和14主动地驱动为高和低，从而允许读出。参考图2，现在描述耦合到存储器阵列58的控制电路装置或存储器控制器100。存储器阵列58是如以上参考图1所描述的六晶体管SRAM单元的阵列，并且包括至少一个虚拟列60。经由字线WL<0:n>和位线BL<0:m>和访问存储器阵列58。单端口RAM控制逻辑52由于其单端口性质而被配置成以读模式或写模式操作。通过芯片选择信号CSN来使能或禁用单端口RAM控制逻辑52，芯片选择信号CSN是通过将写芯片选择信号WCSN和读芯片选择信号RCSN耦合到AND门53而生成，AND门53传递结果作为CSN。单端口RAM控制逻辑52接收设备时钟CK。单端口RAM控制逻辑52用于生成供地址时钟生成器102和读写时钟生成器104使用的时钟信号CKLATCH和intCK。应该理解的是，存储器控制电路100可以被配置成以四种模式中的一个来操作。当以伪双端口模式操作时，RCSN和WCSN都被断言，其在所示实施例中为逻辑低。当以单端口模式操作并执行读操作时，RCSN被断言，而WCSN被解除断言。类似地，当以单端口模式操作并执行写操作时，WCSN被断言，而RCSN被解除断言。如果不执行任何操作，RCSN和WCSN都将被解除断言。端口控制电路装置300控制单端口RAM控制逻辑52工作在哪种模式，并且包括由多路复用选择信号MUXSEL控制的多路复用器103，多路复用器103用于将逻辑高或WCSN多路复用到反相器105，反相器105将接收的信号作为写使能信号WEN传递到单端口RAM控制逻辑52。当要执行读和写操作(即，以伪双端口模式操作)时，首先执行读操作。因此，在要执行读操作的情况下，MUXSEL为低，并且传递逻辑高作为WEN。如果在读之后要执行写操作，则WCSN将为低，因此传递逻辑低作为WEN。现在参考图7描述备选的端口控制电路装置300'。这里，端口控制电路装置300'包括NAND门302，其执行单端口模式信号SPMOD和写使能信号WEN的逻辑NAND操作，并将其输出提供给多路复用器103。写使能信号WEN或逻辑低信号由反相器304反相，并提供给多路复用器103作为第二输入。多路复用器103通过反相器105提供其输出，反相器105将接收到的信号作为WEN传递到单端口RAM控制逻辑52。读写时本文档来自技高网...

【技术保护点】
1.一种用于具有字线和位线的存储器阵列的存储器控制器，所述存储器控制器包括：行解码器，被配置成解码行地址并且选择对应于经解码的行地址的字线；行预解码器，被配置成向所述行解码器输出地址作为所述行地址；读写时钟生成器，被配置成生成保持时钟信号；地址时钟生成器，被配置成接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号；其中当在如由所述双端口模式控制信号所指示的双端口模式中操作时，并且当在如由所述读芯片选择信号所指示的读模式中操作时，所述地址时钟生成器被配置成锁存所述读地址，并且根据所述保持时钟信号输出所述读地址到所述行预解码器作为所述地址；并且其中当在如由所述双端口模式控制信号所指示的双端口模式中操作时，并且当在如由所述写芯片选择信号所指示的写模式中操作时，所述地址时钟生成器被配置成锁存所述写地址，并且根据所述保持时钟信号输出所述写地址到所述行预解码器作为所述地址。

【技术特征摘要】
2016.12.12 US 15/375,9871.一种用于具有字线和位线的存储器阵列的存储器控制器，所述存储器控制器包括：行解码器，被配置成解码行地址并且选择对应于经解码的行地址的字线；行预解码器，被配置成向所述行解码器输出地址作为所述行地址；读写时钟生成器，被配置成生成保持时钟信号；地址时钟生成器，被配置成接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号；其中当在如由所述双端口模式控制信号所指示的双端口模式中操作时，并且当在如由所述读芯片选择信号所指示的读模式中操作时，所述地址时钟生成器被配置成锁存所述读地址，并且根据所述保持时钟信号输出所述读地址到所述行预解码器作为所述地址；并且其中当在如由所述双端口模式控制信号所指示的双端口模式中操作时，并且当在如由所述写芯片选择信号所指示的写模式中操作时，所述地址时钟生成器被配置成锁存所述写地址，并且根据所述保持时钟信号输出所述写地址到所述行预解码器作为所述地址。2.根据权利要求1所述的存储器控制器，其中所述地址时钟生成器被配置成在完成读操作之前锁存所述写地址以用于输出。3.根据权利要求1所述的存储器控制器，其中所述地址时钟生成器被配置成生成地址时钟信号；并且其中所述行预解码器响应于所接收的地址时钟信号而将所述地址输出到所述行解码器。4.根据权利要求3所述的存储器控制器，其中所述地址时钟生成器包括：地址控制电路装置，被配置成接收所述读芯片选择信号和所述写芯片选择信号，并且响应于此而生成所述地址时钟信号和多路复用(mux)选择信号；和多路复用器，被配置成多路复用锁存的所述读地址，并且响应于所述多路复用选择信号而接收锁存的所述写地址到所述行预解码器作为所述地址。5.根据权利要求4所述的存储器控制器，其中所述地址控制电路装置包括：地址控制块，被配置成接收所述读芯片选择信号和所述写芯片选择信号，并且响应于此而生成第一时钟输出和只写信号；被配置成从所述第一时钟输出和所述只写信号生成所述时钟信号的块。6.根据权利要求5所述的存储器控制器，其中所述块包括：第一反相器，被耦合以接收所述第一时钟输出并由此生成第二时钟输出；第二反相器，被耦合以接收所述第二时钟输出并由此生成第三时钟输出；NAND门，被配置成接收所述第一时钟输出和所述只写信号并由此生成第四时钟输出；和第三反相器，耦合到所述NAND门的输出以生成第五时钟输出。7.根据权利要求5所述的存储器控制器，其中所述地址控制块包括：第一OR门，被耦合以接收所述读芯片选择信号和所述写芯片选择信号；第一NOR门，被耦合以接收来自所述第一OR门的输出和所述多路复用选择信号；第一锁存器，被配置成接收来自所述第一NOR门的输出作为输入并且由所述保持时钟信号钟控；第一反相器，被配置成接收来自所述第一锁存器的输出；第二锁存器，被配置成接收来自所述第一反相器的输出；第一NAND门，被配置成接收所述只写信号以及来自所述第二锁存器的输出，并由此生成所述多路复用选择信号。8.根据权利要求7所述的存储器控制器，还包括第二OR门，被耦合以接收所述写芯片选择信号和所述读芯片选择信号的反相形式，并由此生成所述只写信号。9.根据权利要求6所述的存储器控制器，还包括：读触发器，被配置成接收所述读地址并且锁存所述读地址以用于输出到所述多路复用器直到完成读操作；主写触发器，被配置成接收所述写地址；从写触发器，被配置成接收来自所述主写触发器的输出，并且被配置成锁存所述写地址以用于输出到所述多路复用器，使得当写操作开始时，所述写地址已经被锁存。10.根据权利要求9所述的存储器控制器，其中所述读触发器包括：第一时钟控制反相器，具有接收所述读地址作为输入的数据输入、接收所述第二时钟输出的第一时钟输入和接收所述第三时钟输出的第二时钟输入；反相器，被耦合以接收来自所述第一时钟控制反相器的输出；和第二时钟控制反相器，具有被耦合以接收来自所述反相器的输出的数据输入、接收所述第三时钟输出的第一时钟输入、接收所述第二时钟输出的第二时钟输入以及耦合到所述多路复用器的输出。11.根据权利要求9所述的存储控制器，其中所述主写触发器包括：第一时钟控制反相器，具有接收所述写地址作为输入的数据输入、接收所述第二时钟输出的第一时钟输入和接收所述第三时钟输出的第二时钟输入；反相器，被耦合以接收来自所述第一时钟控制反相器的输出；和第二时钟控制反相器，具有被耦合以接收来自所述反相器的输出的数据输入、接收所述第三时钟输出的第一时钟输入、接收所述第二时钟输出的第二时钟输入以及输出；其中所述从写触发器包括：第三时钟控制反相器，具有被耦合以接收来自所述第二时钟控制反相器的输出的数据输入、接收所述第五时钟输出的第一时钟输入和接收所述第四时钟输出的第二时钟输入；第二反相器，被耦合以接收来自所述第三时钟控制反相器的输出；和第四时钟控制反相器，具有被耦合以接收来自所述第二反相器的输出的数据输入、接收所述第四时钟输出的第一时钟输入、接收所述第五时钟输出的第二时钟输入以及耦合到所述多路复用器的输出。12.根据权利要求1所述的存储器控制器，其中所述读写...

【专利技术属性】
技术研发人员：H·拉瓦特，A·帕沙克，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰,NL