自我校正电路制造技术

提供一种自我校正电路，一电路接收一参考时钟并依据一时钟乘数输出一输出时钟，该电路包含一数字控制时序调整电路、一时序检测电路、一回路滤波器、一可控振荡器、一时钟除频器、一调制器以及一校正电路，其中该调制器用来将该时钟乘数调制为一除数，并计算由该调制操作所引起的一已知噪声；另外，该数字控制时序调整电路、该时序检测电路、该回路滤波器、该可控振荡器以及该时钟除频器构成一反馈回路，因此该输出时钟的频率等于该参考时钟的频率乘以该时钟乘数，但该调制操作所引起的该已知噪声会被该数字控制时序调整电路来修正，该校正电路以一闭回路的方式来校正该已知噪声，藉此将该已知噪声与该时序检测电路的输出之间的一关联性降到最低。

【技术实现步骤摘要】
自我校正电路
本专利技术大体上涉及锁相回路。
技术介绍
本领域技术人员了解本公开所使用的微电子用语及基本概念，例如电压、电流、信号、逻辑信号、时钟、上升缘、相位、电容、电荷、电荷帮浦、晶体管、MOS(金氧半导体)、PMOS(P通道金氧半导体)、NMOS(N通道金氧半导体)、源极、栅极、漏极、电路节点、接地节点、操作放大器、共模反馈、电动势(electricalpotential)、开关、单端电路、差分电路等等，因此，本领域技术人员所现有的用语及基本概念在此将不予详述。本公开中，一逻辑信号是指一信号具有两个状态，即“逻辑电平高”与“逻辑电平低”，其亦可被表示为“1”与“0”。为避免赘文，一逻辑信号处于“逻辑电平高”(“逻辑电平低”)的状态会被简述为该逻辑信号为“高”(“低”)，或者被简述为该逻辑信号为“1”(“0”)。此外，为避免赘文，引号可能会被省略，故上开叙述方式会再被简化为该逻辑信号为高(低)，或简化为该逻辑信号为1(0)，文中的这些叙述方式应被理解为在说明逻辑信号的状态。当一逻辑信号为高，其被称为“确立(asserted)”。当一逻辑信号为低，其被称为“解除确立(de-asserted)”。一时钟信号是一循环逻辑信号。为避免赘文，此后，“时钟信号”可能被简称为“时钟”。一时钟信号的一时序(timing)是指该时钟信号历经状态转变(transition)的一瞬时(timeinstant)，可以指一低至高的转变或指一高至低的转变。当一时钟信号历经一低至高(高至低)的转变时，其会对应一时序图中的一上升(下降)缘。一锁相回路(phaselockloop；PLL)接收一第一时钟并输出一第二时钟，因此该第二时钟的相位会追踪该第一时钟的相位，就结果而言，该第二时钟的频率是由该第一时钟的频率来决定。一现有技术的锁相回路包含一相位/频率检测器(后称PFD)、一电荷帮浦(后称CP)电路、一回路滤波器(后称LF)、一电压控制振荡器(后称VCO)、以及一时钟除频电路(clockdividercircuit)，其中该VCO依据一控制电压输出该第二时钟，因此该第二时钟的频率是由该控制电压来决定；该时钟除频电路接收该第二时钟，并依据一除数(divisionratio)输出一第三时钟；该PFD接收该第一时钟与该第三时钟，并输出一时序信号以代表该第一时钟与该第三时钟在时序上的一差异；该CP电路将该时序信号转换为一电流信号；该LF滤波该电流信号，以产生该控制电压用来控制该第二时钟的频率。据上所述，该第二时钟的频率会以一闭回路的方式被调整，从而追踪该第一时钟的频率。前述PFD、CP电路、LF、VCO及时钟除频电路为本领域的通常知识，故其内容在此不予详述。于一稳态中，该第二时钟的频率等于该第一时钟的频率乘以一乘数(multiplicationfactor)N，其可被表示如下：N＝Nint+α其中Nint是一正整数，α是一比例数值，其小于一但不小于零。若α为零，该时钟除频电路具有一固定除数Nint，亦即该电路执行“除以Nint”的功能，其中在该第二时钟的每Nint周期(cycle)，该第三时钟的一周期被输出。若α不等于零，其必为一分数，于此例中，该锁相回路被称为一分数式PLL(fractional-NPLL)，且该时钟除频电路不能具有一固定除数。于一例子中，该时钟除频电路的除数被一三角积分调制器调制，且动态地于Nint与Nint+1之间来回(togglebetweenNintandNint+1)，因此该除数的一平均值等于Nint+α，既然该除数的值被调制，瞬时其瞬时值(instantaneousvalue)会不同于该除数的平均值(例如Nint与Nint+1均不同于Nint+α)，导致一瞬时噪声(instantaneousnoise)附加于(additiveto)该PLL。于一美国专利(专利号US7,999,622)中，Galton等人公开了一方法用来消除该除数的调制所导致的该附加噪声，此方法是基于使用一数字至模拟转换器以输出一电流，该电流抵销(offsets)了一电荷帮浦电路的输出中的一附加噪声(源自于该除数的调制)，然而，该数字至模拟转换器(DAC)本身却也产生噪声，，虽然可采用一大电流以资降低该噪声的影响，但其代价是高功率消耗，此外，实务上该DAC的线性表现并非完美，其非线性可能带给PLL额外的噪声，为降低该DAC的非线性的不利影响，可采用一动态元件匹配技术，但其代价是高电路复杂度。鉴于现有技术的问题，本公开专利技术公开一种方法，用来在没有消耗高功率或要求高电路复杂度的情形下，消除一分数式PLL中的噪声，该噪声是源自于一除数的调制处理。
技术实现思路
本专利技术的一面向(aspect)在于使用一数字控制时序调整电路，以修正于一分数式锁相回路中的一预知(pre-known)时序错误，该错误是一时钟除频器(clockdivider)的一除数的调制所引起，其中，根据该预知时序错误以及该数字控制时序调整电路的一输出的一残余(residual)时序错误，该数字控制时序调整电路的一增益通过闭回路方式被校正。于一实施例中，一电路包含：一数字控制时序调整电路，用来接收一第一时钟与一第二时钟，并用来根据一噪声消除信号及一增益控制信号输出一第三时钟与一第四时钟；一时序检测电路，用来接收该第三时钟与该第四时钟，并用来输出一时序误差信号；一滤波电路，用来接收该时序误差信号并输出一振荡器控制信号；一可控振荡器，用来接收该振荡器控制信号并输出一第五时钟；一时钟除频器，用来接收该第五时钟，并用来依据一除数输出该第二时钟；一调制器，用来接收一时钟乘数并输出该除数与该噪声消除信号，其中该除数的一平均值等于该时钟乘数；以及一校正电路，用来接收该时序误差信号与该噪声消除信号，并用来输出该增益控制信号。于一实施例中，该第四时钟与该第三时钟之间的一时序差异等于下列的总合：该第二时钟与该第一时钟之间的一时序差异、按该增益控制信号而被缩放的该噪声消除信号、以及一固定时序偏移。于一实施例中，该数字控制时序调整电路包含：一固定延迟电路，用来接收该第二时钟并输出该第四时钟；以及一数字控制可变延迟电路，用来接收该第一时钟，并用来依据该噪声消除信号与该增益控制信号输出该第三时钟。于一实施例中，该数字控制可变延迟电路的一延迟量是线性地相依于该噪声消除信号，并线性地相依于该增益控制信号。于一实施例中，该数字控制可变延迟电路包含：一可调反相器，受控于该增益控制信号；以及一可变电容，受控于该噪声消除信号。于一实施例中，该校正电路包含：一电荷帮浦，用来接收该时序误差信号并依据一共模反馈电压输出一中间电流信号；一单刀双掷开关，受控于该噪声消除信号的一符号；一积分器，用来通过该单刀双掷开关接收该中间电流信号，并用来输出该增益控制信号；以及一共模反馈网络，用来于该积分器的一正输入端接收一第一电压以及于该积分器的一负输入端接收一第二电压，并用来输出该共模反馈电压，其中该单刀双掷开关的一第一掷端耦接该积分器的该正输入端，以及该单刀双掷开关的一第二掷端耦接该积分器的该负输入端。于一实施例中，该调制器包含一一阶三角积分调制器。于一实施例中，该可控振荡器是一电压控制振荡器。于一实施例中，该时钟除频器是一计数器。于一本文档来自技高网...

【技术保护点】
一种自我校正电路，包含：一数字控制时序调整电路，用来接收一第一时钟与一第二时钟，并用来根据一噪声消除信号及一增益控制信号输出一第三时钟与一第四时钟；一时序检测电路，用来接收该第三时钟与该第四时钟，并用来输出一时序误差信号；一滤波电路，用来接收该时序误差信号并输出一振荡器控制信号；一可控振荡器，用来接收该振荡器控制信号并输出一第五时钟；一时钟除频器，用来接收该第五时钟，并用来依据一除数输出该第二时钟；一调制器，用来接收一时钟乘数并输出该除数与该噪声消除信号，其中该除数的一平均值等于该时钟乘数；以及一校正电路，用来接收该时序误差信号与该噪声消除信号，并用来输出该增益控制信号。

【技术特征摘要】
2016.09.20 US 15/271,1821.一种自我校正电路，包含：一数字控制时序调整电路，用来接收一第一时钟与一第二时钟，并用来根据一噪声消除信号及一增益控制信号输出一第三时钟与一第四时钟；一时序检测电路，用来接收该第三时钟与该第四时钟，并用来输出一时序误差信号；一滤波电路，用来接收该时序误差信号并输出一振荡器控制信号；一可控振荡器，用来接收该振荡器控制信号并输出一第五时钟；一时钟除频器，用来接收该第五时钟，并用来依据一除数输出该第二时钟；一调制器，用来接收一时钟乘数并输出该除数与该噪声消除信号，其中该除数的一平均值等于该时钟乘数；以及一校正电路，用来接收该时序误差信号与该噪声消除信号，并用来输出该增益控制信号。2.如权利要求1所述的自我校正电路，其中该第四时钟与该第三时钟之间的一时序差异等于下列的总合：该第二时钟与该第一时钟之间的一时序差异、按该增益控制信号而被缩放的该噪声消除信号、以及一固定时序偏移。3.如权利要求1所述的自我校正电路，其中该数字控制时序调整电路包含：一固定延迟电路，用来接收该第二时钟并输出该第四时钟；以及一数字控制可变延迟电路，用来接收该第一时钟，并用来依据该噪声消除信号与该增益控制信号输出该第三时钟。4.如权利要求3所述的自我校...

【专利技术属性】
技术研发人员：管继孔，赵煜，林嘉亮，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾,71