改善地址总线的完整性制造技术

本发明专利技术涉及改善地址总线的完整性，其提供一种用于改善存储器系统中的地址完整性的方法，所述方法产生对应于存储器地址的错误校正数据。所述错误校正数据是与通过命令总线发射无操作指令同时地通过地址总线发射到存储器装置。

Improving the integrity of the address bus

The invention relates to improving the integrity of the address bus, and provides a method for improving the address integrity in the memory system, which generates error correction data corresponding to the memory address. The error correction data is transmitted to the memory device through the address bus at the same time by transmitting no operating instructions through the command bus.

【技术实现步骤摘要】
改善地址总线的完整性分案申请的相关信息本案是分案申请。该分案的母案是申请日为2013年06月04日、申请号为201380037117.0、专利技术名称为“改善地址总线的完整性”的专利技术专利申请案。
本专利技术实施例一般涉及存储器，且特定实施例涉及改善存储器的地址总线的完整性。
技术介绍
存储器通常是以形成于半导体裸片中及/或半导体裸片上的集成电路(不论是单独地还是结合另一集成电路)的形式来提供，且通常可见于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。快闪存储器已发展成为用于广泛范围的电子应用的非易失性存储器的流行来源。快闪存储器通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或陷阱层)的编程或其它物理现象进行的对所述单元的阈值电压的改变确定每个单元的数据状态。快闪存储器的常见使用包含个人计算机、数码相机、数字媒体播放器、数字记录器、游戏、器具、运载工具、无线装置、蜂窝式电话及可卸除式存储器模块。图1图解说明并有快闪存储器100的典型现有技术系统的一个实例。所述系统还包含耦合到存储器装置100的控制器101。控制器101经展示为通过数据总线105、控制总线106及地址总线107耦合到存储器装置100。在一个实施例中，数据总线可为32位及/或16位宽双倍数据速率(DDR)总线。如果图1的系统并入到嘈杂的电子环境(例如，汽车或飞船)中，那么其由于点火系统及/或通信系统而经受大量噪声。因此，各种总线105到107的完整性可受到损害。已实施各种标准(例如，ISO26262)以通过提供关于所建议的完整性标准的准则来确保总线上的信息的完整性。出于上文所叙述的原因及出于所属领域的技术人员在阅读并理解本说明书后将变得显而易见的其它原因，所述领域中需要增加系统中的总线中的一或多者的完整性。
技术实现思路
一方面，本申请涉及一种用于执行读取操作的方法，所述方法包括：与通过地址总线发射地址的第一部分同时地通过命令总线将第一指令发射到存储器装置；与通过所述地址总线发射所述地址的第二部分同时地通过所述命令总线将第二指令发射到所述存储器装置；与通过所述地址总线发射对应于所述地址的错误校正数据同时地通过所述命令总线将无操作指令发射到所述存储器装置；以及通过所述命令总线将读取指令发射到所述存储器装置。另一方面，本申请还涉及一种用于执行读取操作的方法，其包括：接收地址总线上的地址；接收所述地址总线上的错误校正数据，所述错误校正数据对应于所述地址；响应于所述错误校正数据校正所述地址；以及响应于经校正地址存取存储器阵列。附图说明图1展示典型的现有技术系统。图2展示读取操作的典型的现有技术实施方案的框图。图3展示根据图2的实施例的典型的现有技术命令及地址序列的时序图。图4展示根据图5的实施例的命令及地址序列的一个实施例的时序图。图5展示读取操作的实施方案的一个实施例的框图。图6展示用于改善存储器系统中的地址完整性的方法的一个实施例的流程图。具体实施方式在以下详细描述中，参考形成详细描述的一部分的附图且在所述附图中，通过图解说明展示特定实施例。在图式中，相似数字描述贯穿若干个视图的实质上类似组件。可利用其它实施例且在不脱离本专利技术的范围的情况下可作出结构、逻辑及电气改变。以下详细描述因此不应按限制性意义来理解。图2图解说明非易失性存储器装置中的读取操作的典型的现有技术电子装置工程联合委员会(JEDEC)实施方案的框图。如所属领域中熟知的，JEDEC标准提供电子组件(例如，非易失性存储器、控制器)的标准化，使得来自一个制造商的一个符合JEDEC的存储器装置或控制器可用来自另一个制造商的类似的符合JEDEC的存储器装置或控制器替换。虽然用于改善地址总线的完整性的实施例的后续论述涉及命令、地址及数据格式的JEDEC实施方案，但是本专利技术实施例不限于任一种标准或格式。在JEDEC实施方案中，将地址A[n:0]划分为两个部分。这样的两个部分随后被称为第一部分的行地址1(RA1)及第二部分的行地址2(RA2)。RA1存储在标记为RAB0到RAB3的一组行地址缓冲器201中的一者中。JEDEC控制信号BA[1:0]是缓冲器选择信号，其通过控制多路复用器203的哪一个输出连接到输入地址A[n:0]来选择将选择哪一个行地址缓冲器201来存储RA1。控制信号BA[1:0]在预有效及有效时间段期间是有效的(如随后参看图3所论述)，以便选择需要从存储器阵列200读取哪一个特定页。此信号可具有四个不同状态(例如，00、01、10、11)中的一者，以便选择四个地址缓冲器201中的一者。控制信号BA[1:0]还用以控制耦合到的输出多路复用器204，且选择行地址缓冲器201的输出中的一者。在读取操作期间，地址的第一部分及第二部分两者(RA1及RA2)通过另一多路复用器205被输入到存储器阵列200。存储器阵列200还耦合到行读出电路211，其读出响应于所述两个行地址部分而选择的特定存储器单元的状态。行读出电路211的输出通过通过BA[1:0]来控制的多路复用器206耦合到一组行数据缓冲器202RDB0到RDB3。因此，BA[1:0]信号选择将读出的数据输入到哪一个行数据缓冲器202中。类似地，BA[1:0]信号用作到输出多路复用器207的控制输入，输出多路复用器207耦合到行数据缓冲器202的输出以选择哪一个缓冲器输出耦合到数据输出多路复用器221。双倍数据速率(DDR)突发引擎220耦合到数据输出多路复用器221的控制输入。DDR突发引擎220使用时钟、行地址(A[n:0])及模式寄存器设置(MRS)中的一些配置位来控制来自DQ多路复用器221的数据(DQ)的突发输出。图3图解说明根据图2的实施例的典型的现有技术命令及地址序列的时序图。此图展示在存储器装置与外部控制器之间的命令、地址及数据总线中的每一者上发生的情形。参看图2及3两者，命令总线最初具有JEDEC预有效指令(P-ACT)。此指令指导存储器装置接受地址总线上的行地址的第一部分RA1。行地址的第一部分基于BA总线上的选定存储体存取BA[1:0]信号而输入到行地址缓冲器201RAB0到RAB3。在P-ACT指令之后，命令总线具有JEDEC有效(ACT)指令，其指导存储器装置接受地址总线上的行地址的第二部分RA2。此外，在ACT指令期间，将RA2施加到具有行地址的第一部分RA1的存储器阵列。ACT指令还起始阵列读出。在ACT指令之后，命令总线上可具有一或多个NOP指令。如果NOP指令在命令总线上，那么地址总线在此时间期间处于不关心状态。命令总线接着具有读取指令(RD)，其指导存储器装置基于BA总线上的选定存储体存取BA[1:0]信号选择选定行数据缓冲器202RDB0到RDB3的第一页。将选定数据输出到DQ输出。在读取指令RD之后，命令总线还包含多个无操作(NOP)指令。NOP指令是作为特定JEDEC标准的部分而包含，以增加在通过地址总线发射RA2之后在选定读取数据于数据总线上可用于控制器之前的延时。在所图解说明的实施例中，在命令总线上本文档来自技高网...

【技术保护点】
一种用于执行读取操作的方法，所述方法包括：与通过地址总线发射地址的第一部分同时地通过命令总线将第一指令发射到存储器装置；与通过所述地址总线发射所述地址的第二部分同时地通过所述命令总线将第二指令发射到所述存储器装置；与通过所述地址总线发射对应于所述地址的错误校正数据同时地通过所述命令总线将无操作指令发射到所述存储器装置；以及通过所述命令总线将读取指令发射到所述存储器装置。

【技术特征摘要】
2012.06.07 US 13/490,6331.一种用于执行读取操作的方法，所述方法包括：与通过地址总线发射地址的第一部分同时地通过命令总线将第一指令发射到存储器装置；与通过所述地址总线发射所述地址的第二部分同时地通过所述命令总线将第二指令发射到所述存储器装置；与通过所述地址总线发射对应于所述地址的错误校正数据同时地通过所述命令总线将无操作指令发射到所述存储器装置；以及通过所述命令总线将读取指令发射到所述存储器装置。2.根据权利要求1所述的方法，其进一步包括在通过所述地址总线发射所述地址的所述第一部分之前生成对应于所述地址的所述错误校正数据。3.根据权利要求1所述的方法，其进一步包括在发射所述读取指令之后通过所述命令总线发射多个无操作指令。4.根据权利要求3所述的方法，其中所述多个无操作指令中的无操作指令的数目为足够满足所述存储器装置的CAS延时要求的数目。5.根据权利要求3所述的方法，其进一步包括在发射所述读取指令之后通过数据总线从所述存储器装置读取数据。6.根据权利要求5所述的方法，其中来自所述数据总线的所述数据包括特定突发长度。7.根据权利要求6所述的方法，其中所述突发长度是响应于外部控制器设置所述存储器装置中的位而确定。8.一种用于执行读取操作的方法，其包括：接收地址总线上的地址；接收所述地...

【专利技术属性】
技术研发人员：阿尔贝托·特罗亚，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US