译码方法、存储器控制电路单元及存储器存储装置制造方法及图纸

本发明专利技术提供一种译码方法、存储器控制电路单元及存储器存储装置。本译码方法包括：对包括第一码字的第一讯框执行第一类译码操作以获得第二码字。本方法还包括：根据此第一类译码操作的执行结果记录对应所述第一讯框的错误估计信息。本方法还包括：若所述错误估计信息符合第一条件，将所述第一讯框中的所述第一码字更新为所述第二码字；以及对包括第一讯框的区块码执行第二类译码操作。本发明专利技术可有效地提高译码的更正能力。

Decoding method, memory control circuit unit and memory storage device

The invention provides a decoding method, a memory control circuit unit and a memory storage device. The decoding method comprises the following: performing first class decoding operations for the first frame including the first codeword to obtain second codewords. The method also includes a record of error estimation information corresponding to the first frame according to the execution result of the first class of decoding operations. The method also includes: if the error estimation information accords with the first condition, the first code word in the first frame is updated to the second code word, and the second class decoding operation is performed on the block code including the first frame. The invention can effectively improve the correction ability of the decoding.

【技术实现步骤摘要】
译码方法、存储器控制电路单元及存储器存储装置
本专利技术涉及一种译码方法，尤其涉及一种用于可复写式非易失性存储器模块的译码方法、存储器控制电路单元及存储器存储装置。
技术介绍
数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码来编码。从可复写式非易失性存储器模块中所读取的数据也会经过对应的译码程序。在一些情况下，若所读取的数据中有错误位，并且这些错误位无法被更正，则需要的译码时间会更长。此外，传统的叠代译码的操作中，数据可能在一次的译码操作中被成功地校正其中的错误位而使得错误趋于收敛(convergence)，或者因前次的译码操作中包含太多误判而导致其中的错误发散(divergence)。因此，倘若在数据的错误是发散的情况下，继续对此数据进行更改的译码操作则可能会导致数据中的错误增加，促使其更正能力下降。据此，如何增加译码的速度或增加译码的更正能力，为此领域技术人员所关心的议题。
技术实现思路
本专利技术提供一种译码方法、存储器控制电路单元及存储器存储装置，其可有效地提高译码的更正能力。本专利技术的一范例实施例提供一种译码方法，其用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个记忆胞，所述译码方法包括：对包括第一码字的第一讯框执行第一类译码操作以获得第二码字；根据所述第一类译码操作的执行结果记录对应所述第一讯框的一误估计信息；若所述错误估计信息符合第一条件，将所述第一讯框中的所述第一码字更新为所述第二码字；以及对包括所述第一讯框的区块码执行第二类译码操作。在本专利技术的一范例实施例中，所述译码方法还包括：发送第一读取指令序列，其中所述第一读取指令序列用以从记忆胞读取一数据；获得对应于所述数据的多个讯框，其中所述讯框包括所述第一讯框，且所述第一讯框包括所述第一码字。在本专利技术的一范例实施例中，根据所述第一类译码操作的执行结果记录所述第一讯框的所述错误估计信息的步骤包括：获得对应所述第一码字的错误估计信息，其中所述错误估计信息用以表示所述第一码字的错误位总数的大小。在本专利技术的一范例实施例中，获得对应所述第一码字的所述错误估计信息的步骤包括：对所述第一码字执行奇偶检查操作以取得多个第一校验子，且将所述错误估计信息的值记录为所述第一校验子的总和。在本专利技术的一范例实施例中，所述第一条件为所述错误估计信息的值小于或等于所述错误位数量门槛值。在本专利技术的一范例实施例中，所述区块码包括对应于所述数据的所述讯框，且对应所述区块码的一次的叠代译码操作包括分别对每一所述讯框进行所述第一类译码操作，以及对每一所述讯框进行所述第二类译码操作。在本专利技术的一范例实施例中，所述对包括所述第一讯框的区块码执行所述第二类译码操作的步骤之前包括：判断所述讯框中是否存在其码字的错误估计信息符合所述第一条件的至少一讯框；若所述讯框中存在其码字的错误估计信息符合所述第一条件的所述至少一讯框，在对包括所述第一讯框的所述区块码执行所述第二类译码操作后，执行下一次的对应所述区块码的叠代译码操作；以及若所述讯框中不存在其码字的错误估计信息符合所述第一条件的所述至少一讯框，停止对应所述区块码的叠代译码操作。在本专利技术的一范例实施例中，所述第一类译码操作包括低密度奇偶检查校正码演算法，且所述第二类译码操作包括里德-所罗门码演算法，且所述第一类译码操作是分别对每一所述讯框的所有位进行横向译码，所述第二类译码操作是同时对每一所述讯框各别的每一个第N位进行纵向译码。本专利技术的另一范例实施例提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个记忆胞，所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口、所述存储器接口及所述错误检查与校正电路。错误检查与校正电路用以对包括第一码字的第一讯框执行第一类译码操作以获得第二码字。存储器管理电路用以根据所述第一类译码操作的执行结果记录对应所述第一讯框的错误估计信息，若所述错误估计信息符合第一条件，所述存储器管理电路更用以将所述第一讯框中的所述第一码字更新为所述第二码字。此外，错误检查与校正电路更用以对包括所述第一讯框的区块码执行第二类译码操作。在本专利技术的一范例实施例中，所述存储器管理电路更用以发送第一读取指令序列，其中所述第一读取指令序列用以从所述记忆胞读取一数据。存储器管理电路更用以获得对应于所述数据的多个讯框，其中所述讯框包括所述第一讯框，且所述第一讯框包括所述第一码字。在本专利技术的一范例实施例中，在根据所述第一类译码操作的执行结果记录所述第一讯框的所述错误估计信息的操作中，所述存储器管理电路更用以获得对应所述第一码字的错误估计信息，其中所述错误估计信息用以表示所述第一码字的错误位总数的大小。在本专利技术的一范例实施例中，在获得对应所述第一码字的所述错误估计信息的操作中，错误检查与校正电路更用以对所述第一码字执行一奇偶检查操作以取得多个第一校验子，且所述存储器管理电路将所述错误估计信息的值记录为所述第一校验子的总和。在本专利技术的一范例实施例中，所述第一条件为所述错误估计信息的值小于或等于错误位数量门槛值。在本专利技术的一范例实施例中，所述区块码包括对应于所述数据的所述讯框，其中对应所述区块码的一次的叠代译码操作包括分别对每一所述讯框进行所述第一类译码操作，以及对每一所述讯框进行所述第二类译码操作。在本专利技术的一范例实施例中，在对包括所述第一讯框的所述区块码执行所述第二类译码操作之后，存储器管理电路更用以判断所述讯框中是否存在其码字的错误估计信息符合所述第一条件的至少一讯框。若所述讯框中存在其码字的错误估计信息符合所述第一条件的所述至少一讯框，存储器管理电路更用以在对包括所述第一讯框的所述区块码执行所述第二类译码操作后，执行下一次的对应所述区块码的所述叠代译码操作；以及若所述讯框中不存在其码字的错误估计信息符合所述第一条件的所述至少一讯框，存储器管理电路更用以停止对应所述区块码的叠代译码操作。在本专利技术的一范例实施例中，所述第一类译码操作包括低密度奇偶检查校正码演算法，且所述第二类译码操作包括里德-所罗门码演算法，其中所述第一类译码操作是分别对每一所述讯框的所有位进行横向译码，所述第二类译码操作是同时对每一所述讯框各别的每一个第N位进行纵向译码。本专利技术的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述可复写式非易失性存储器模块包括多个记忆胞。所述存储器控制电路单元耦接至所述连接接口单元与所述可复写式非易失性存储器模块。存储器控制电路单元用以对包括第一码字的第一讯框执行第一类译码操作以获得第二码字，以及根据所述第一类译码操作的执行结果记录对应所述第一讯框的错误本文档来自技高网...

【技术保护点】
一种译码方法，用于可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块包括多个记忆胞，所述译码方法包括：对包括第一码字的第一讯框执行第一类译码操作以获得第二码字；根据所述第一类译码操作的执行结果记录对应所述第一讯框的错误估计信息；若所述错误估计信息符合第一条件，将所述第一讯框中的所述第一码字更新为所述第二码字；对包括所述第一讯框的区块码执行第二类译码操作。

【技术特征摘要】
1.一种译码方法，用于可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块包括多个记忆胞，所述译码方法包括：对包括第一码字的第一讯框执行第一类译码操作以获得第二码字；根据所述第一类译码操作的执行结果记录对应所述第一讯框的错误估计信息；若所述错误估计信息符合第一条件，将所述第一讯框中的所述第一码字更新为所述第二码字；对包括所述第一讯框的区块码执行第二类译码操作。2.根据权利要求1所述的译码方法，其特征在于，还包括：发送第一读取指令序列，其中所述第一读取指令序列用以从所述多个记忆胞读取数据；获得对应于所述数据的多个讯框，其中所述多个讯框包括所述第一讯框，且所述第一讯框包括所述第一码字。3.根据权利要求1所述的译码方法，其特征在于，根据所述第一类译码操作的执行结果记录所述第一讯框的所述错误估计信息的步骤包括：获得对应所述第一码字的所述错误估计信息，其中所述错误估计信息用以表示所述第一码字的错误位总数的大小。4.根据权利要求3所述的译码方法，其特征在于，获得对应所述第一码字的所述错误估计信息的步骤包括：对所述第一码字执行奇偶检查操作以取得多个第一校验子，且将所述错误估计信息的值记录为所述多个第一校验子的总和。5.根据权利要求4所述的译码方法，其特征在于，所述第一条件为所述错误估计信息的值小于或等于错误位数量门槛值。6.根据权利要求2所述的译码方法，其特征在于，所述区块码包括对应于所述数据的所述多个讯框，其中对应所述区块码的一次的叠代译码操作包括分别对每一所述多个讯框进行所述第一类译码操作，以及对每一所述多个讯框进行所述第二类译码操作。7.根据权利要求6所述的译码方法，其特征在于，对包括所述第一讯框的所述区块码执行所述第二类译码操作的步骤之前包括：判断所述多个讯框中是否存在其码字的错误估计信息符合所述第一条件的至少一讯框；若所述多个讯框中存在其码字的错误估计信息符合所述第一条件的所述至少一讯框，在对包括所述第一讯框的所述区块码执行所述第二类译码操作后，执行下一次的对应所述区块码的所述叠代译码操作；若所述多个讯框中不存在其码字的错误估计信息符合所述第一条件的所述至少一讯框，停止对应所述区块码的所述叠代译码操作。8.根据权利要求6所述的译码方法，其特征在于，所述第一类译码操作包括一低密度奇偶检查校正码演算法，且所述第二类译码操作包括一里德-所罗门码演算法，其中所述第一类译码操作是分别对每一所述多个讯框的所有位进行横向译码，所述第二类译码操作是同时对每一所述多个讯框各别的每一个第N位进行纵向译码。9.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其特征在于，所述可复写式非易失性存储器模块包括多个记忆胞，其中所述存储器控制电路单元包括：主机接口，用以耦接至主机系统；存储器接口，用以耦接至所述可复写式非易失性存储器模块；存储器管理电路，耦接至所述主机接口与所述存储器接口；错误检查与校正电路，耦接至所述存储器管理电路，并且用以对包括第一码字的第一讯框执行第一类译码操作以获得第二码字，其中所述存储器管理电路用以根据所述第一类译码操作的执行结果记录对应所述第一讯框的一错误估计信息，其中若所述错误估计信息符合第一条件，所述存储器管理电路更用以将所述第一讯框中的所述第一码字更新为所述第二码字，其中所述错误检查与校正电路更用以对包括所述第一讯框的区块码执行第二类译码操作。10.根据权利要求9所述的存储器控制电路单元，其特征在于，所述存储器管理电路更用以发送第一读取指令序列，其中所述第一读取指令序列用以从所述多个记忆胞读取数据，其中所述存储器管理电路更用以获得对应于所述数据的多个讯框，其中所述多个讯框包括所述第一讯框，且所述第一讯框包括所述第一码字。11.根据权利要求9所述的存储器控制电路单元，其特征在于，在根据所述第一类译码操作的执行结果记录所述第一讯框的所述错误估计信息的操作中，所述存储器管理电路更用以获得对应所述第一码字的所述错误估计信息，其中所述错误估计信息用以表示所述第一码字的错误位总数的大小。12.根据权利要求11所述的存储器控制电路单元，其特征在于，在获得对应所述第一码字的所述错误估计信息的操作中，所述错误检查与校正电路更用以对所述第一码字执行奇偶检查操作以取得多个第一校验子，且所述存储器管理电路将所述错误估计信息的值记录为所述多个第一校验子的总和。13.根据权利要求12所述的存储器控制电路单元，其特征在于，所述第一条件为所述错误估计信息的值小于...

【专利技术属性】
技术研发人员：叶志刚，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾,71