The present invention relates to virtual GIPO. Provides a finite state machine, the response to the external clock cycle of the serial virtual GPIO signal and deserialization of virtual GPIO signal two. The finite state machine frames the serialized virtual GPIO signal as the frame at which the free start bits and the end bits are demarcated.
【技术实现步骤摘要】
虚拟GPIO本专利技术专利申请是国际申请号为PCT/US2013/065017,国际申请日为2013年10月15日,进入中国国家阶段的申请号为201380053473.1,名称为“虚拟GIPO”的专利技术专利申请的分案申请。相关申请本申请要求于2012年10月15日递交的美国临时申请No.61/714,118的权益,其内容通过引用完全被纳入于此。
本申请涉及通用输入/输出(GPIO),并且尤其涉及配置成将一对引脚用作虚拟GPIO引脚的集成电路。
技术介绍
通用输入/输出(GPIO)使得集成电路设计者能够提供可以为特定应用定制的通用引脚。例如,取决于用户需要,GPIO引脚可以被编程为输出引脚或者输出引脚。GPIO模块或者外围设备通常会控制基于接口要求而能变动的引脚群。因为GPIO引脚的可编程性,它们一般被包括在微处理器和微控制器应用中。例如,移动设备中的应用处理器可以使用数个GPIO引脚来进行握手信令,诸如进行与调制解调器处理器的处理器间通信(IPC)。对于此类握手信令,若边带信号必须既被处理器发射又被其接收,那么该边带信号可以被视为是“对称”的。若有n个对称的边带信号需要被交换,那么每个处理器要求n*2个GPIO(一个GPIO发射给定信号并且一个GPIO接收该信号)。例如,调制解调器处理器与应用处理器之间的对称IPC接口可以包括五个信号,其转译成结果所得的IPC信令需要10个GPIO引脚。IPC通信需要如此之多的GPIO引脚增加了制造成本。此外,为IPC投入过多的GPIO限制了GPIO对其他系统级外围接口的可用性。该问题不能够通过将IPC通信移到处理器之间 ...
【技术保护点】
一种集成电路,包括:处理器;多个通用输入输出(GPIO)引脚;配置成从所述处理器接收第一组GPIO信号以及从所述处理器接收第二组GPIO信号的GPIO接口,其中所述GPIO接口被进一步配置成在所述GPIO引脚中的对应GPIO引脚上传送所述第二组GPIO信号;专用发射引脚;以及有限状态机(FSM),其配置成从所述GPIO接口接收所述第一组GPIO信号,并且在所述专用发射引脚上将所述第一组GPIO信号作为虚拟GPIO信号的发射集串行地传送到所述远程处理器。
【技术特征摘要】
2012.10.15 US 61/714,118;2013.01.25 US 13/750,8391.一种集成电路,包括:处理器;多个通用输入输出(GPIO)引脚;配置成从所述处理器接收第一组GPIO信号以及从所述处理器接收第二组GPIO信号的GPIO接口,其中所述GPIO接口被进一步配置成在所述GPIO引脚中的对应GPIO引脚上传送所述第二组GPIO信号;专用发射引脚;以及有限状态机(FSM),其配置成从所述GPIO接口接收所述第一组GPIO信号,并且在所述专用发射引脚上将所述第一组GPIO信号作为虚拟GPIO信号的发射集串行地传送到所述远程处理器。2.如权利要求1所述的集成电路,其特征在于,进一步包括专用接收引脚,所述FSM进一步配置成在所述专用接收引脚上从所述远程处理器串行地接收虚拟GPIO信号的接收集,并且向所述GPIO接口提供虚拟GPIO信号的所述接收集。3.如权利要求1所述的集成电路,其特征在于,所述处理器包括应用处理器。4.如权利要求1所述的集成电路,其特征在于,所述处理器包括调制解调器处理器。5.如权利要求2所述的集成电路,其特征在于,所述FSM包括并入串出(PISO)移位寄存器和串入并出(SIPO)移位寄存器。6.如权利要求1所述的集成电路,其特征在于,所述FSM进一步配置成在由开始位和结束位划界的帧中串行地传送虚拟GPIO信号的所述发射集。7.如权利要求2所述的集成电路,其特征在于,所述FSM进一步配置成在由开始位和结束位划界的帧中串行地接收虚拟GPIO信号的所述接收集。8.如权利要求7所述的集成电路,其特征在于,所述FSM进一步配置成通过检测未能接收到所述帧的所述结束位来检测所述远程处理器的故障。9.如权利要求2所述的集成电路,其特征在于,所述FSM被配置成响应于时钟的第一时钟沿来串行地传送虚拟GPIO信号的所述发射集,并且响应于所述时钟的相反第二时钟沿来串行地接收虚拟GPIO信号的所述接收集。10.如权利要求7所述的集成电路,其特征在于,所述第一时钟沿是上升时钟沿,并且其中所述第二时钟沿是下降时钟沿。11.如权利要求1所述的集成电路,其特征在于,所述FSM被进一步配置成将虚拟GPIO信号的所述发射集的当前状态与先前状态进行比较,并且其中所述FSM进一步配置成在所述当前状态相比于所述先前状态改变...
【专利技术属性】
技术研发人员:L·米希拉,M·普拉萨德,
申请(专利权)人:高通股份有限公司,
类型:发明
国别省市:美国,US
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