一种三冗余计算机同步方法技术

本发明专利技术提供了一种三冗余计算机同步方法，该方法采用表决模块为冗余计算机系统提供三路同步脉冲信号，冗余计算机的CPU对这三路同步脉冲信号进行故障检测，并采用相同的切换策略确定统一的同步脉冲信号，这样可以确保时钟系统出现一度或两度故障状态下，仍然能为冗余计算机提供连续的高精度同步时钟信号，从而提高了冗余计算机系统的可靠性；另外，本发明专利技术采用统一的同步脉冲信号，并通过三个冗余计算机间的状态交互，确保冗余计算机软件时间基准的同步性，并采用同步脉冲信号作为软件实时执行时的软终端触发信号，确保冗余计算机的工作进程同步；上述同步方法可以确保冗余计算间的时间误差小于10μs，同步方法实现简单，便于工程实现。

Three redundancy computer synchronization method

The invention provides a three redundant computer synchronization method, the method of using voting module provides three synchronous pulse signals for the redundant computer system, redundant computer CPU to the three synchronous pulse signals for fault detection, synchronous pulse signal and determine the same unified switching strategy, which can ensure the system clock appears once or twice the fault state, still can provide high precision synchronous clock signal for the redundant computer, thus improving the reliability of redundant computer system; in addition, the invention adopts the synchronous pulse signal of unity, and state interaction through three redundancy between computers, computer software to ensure synchronization of the multiple time reference, and a synchronous pulse signal as soft terminal real-time execution software trigger signal, to ensure that the redundant computer work process Simultaneously, the synchronization method can ensure that the time error between redundant computations is less than 10 mu s, and the synchronization method is simple and convenient for engineering realization.

【技术实现步骤摘要】
一种三冗余计算机同步方法
本专利技术涉及飞行控制计算机冗余
，特别涉及一种三冗余计算机同步方法，可应用于运载火箭和航天器的计算机系统，实现冗余计算机同步。
技术介绍
由于冗余计算机在高可靠与低成本的独特的优势，在未来的各种类型的上面级、快速响应的液体小火箭、固体小运载、空射小运载和用于载人探月的重型运载火箭上将具有广泛的应用。冗余计算机可以有效提高运载火箭和航天器的可靠性，但是传统的冗余计算机系统采用同一个时钟源，在该时钟源出现故障时，会影响整个冗余计算机系统的可靠性。而如果采用冗余时钟方案，则存在冗余时钟同步，以及计算机软件同步的问题。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提供了一种三冗余计算机同步方法，该方法采用了冗余时钟方案提高冗余计算机的时钟可靠性，并在硬件同步时钟基础上，通过三机交互实现冗余计算机的软件同步，可以有效提高冗余计算机系统的可靠性，实现方法简单，便于工程实现。本专利技术的上述目的通过以下方案实现：一种三冗余计算机系统同步方法，包括以下步骤：(1)、生成三路同步脉冲，并将所述三路同步脉冲发送给互为冗余的三个CPU模块；其中：所述三路同步脉冲分别为第一同步脉冲、第二同步脉冲和第三同步脉冲；所述三个CPU模块分别为CPU模块A、CPU模块B、CPU模块C；(2)、三个CPU模块在三路同步脉冲中选取一路同步脉冲作为共同的同步时钟脉冲；在三冗余计算机系统运行过程中，三个CPU模块对选取的同步时钟脉冲进行故障检测，如果检测到所述同步时钟脉冲出现故障，则三个CPU模块采用相同的切换策略，切换另一个同步脉冲信号作为共同的同步时钟脉冲；(3)、从计算机硬件平台上电后，三个CPU模块首先通过数据交互获取每个CPU模块的软件启动状态，如果各CPU模块确定所有CPU模块的软件启动状态均为准备正常，则选取同一时刻作为同步时钟脉冲的开始计时时刻；(4)、在三个CPU模块中，将同步时钟脉冲信号作为各自应用软件实时执行过程中的软中断触发信号，且中断触发周期相同。上述的三冗余计算机同步方法，在步骤(1)中，采用表决模块生成三路同步脉冲；所述表决模块包括三个表决单元，且每个表决单元中均包括1个晶振和1个表决FPGA，其中：表决FPGA对晶振输出的脉冲进行计数后，输出设定频率的同步脉冲给CPU模块。上述的三冗余计算机同步方法，在步骤(2)中，三个CPU模块对选取的同步时钟脉冲进行故障检测，具体检测方法如下：三个CPU模块分别对同步时钟脉冲的脉冲电平、脉冲到达时间、脉冲宽度进行监测；然后，每个CPU模块根据监测结果判断同步时钟脉冲是否出现故障；如果有两个或三个CPU模块判断同步时钟模块出现故障，则最终判断所述同步时钟模块出现故障。上述的三冗余计算机同步方法，CPU模块根据对同步时钟脉冲的脉冲电平、脉冲到达时间、脉冲宽度的监测结果判断同步时钟脉冲是否出现故障，具体判断方法如下：如果同步时钟脉冲的电平保持高电平，或同步时钟脉冲的电平保持低电平，则判断所述同步时钟脉冲的电平出现异常；如果同步时钟脉冲的提前到来或推迟到来，则判断所述同步时钟脉冲的到达时间出现异常；如果同步时钟脉冲的脉冲宽度变宽或变窄，则判断所述同步时钟脉冲的宽度出现异常；如果同步时钟脉冲出现电平异常、到达时间异常或宽度异常，则所述CPU模块判断同步时钟脉冲出现故障。上述的三冗余计算机同步方法，在步骤(2)中，三个CPU模块采用的同步时钟脉冲切换策略如下：首选选取第一同步脉冲作为初始的同步时钟脉冲；如果第一同步脉冲出现故障则切换第二同步脉冲作为同步时钟脉冲；如果第二同步脉冲作为同步时钟脉冲出现故障，则切换第三同步脉冲作为同步时钟脉冲；如果第三同步脉冲作为同步时钟脉冲出现故障，则切换第一同步脉冲作为同步时钟脉冲。本专利技术与现有技术相比，具有以下优点：(1)、本专利技术中表决模块可以为冗余计算机系统提供三路同步脉冲信号，冗余计算机的CPU对这三路同步脉冲信号进行故障检测，并采用相同的切换策略确定统一的同步脉冲信号，这样可以确保时钟系统出现一度或两度故障状态下，仍然能为冗余计算机提供连续的高精度同步时钟信号，从而提高了冗余计算机系统的可靠性；(2)、本专利技术采用统一的同步脉冲信号，并通过三个冗余计算机间的状态交互，确保冗余计算机软件时间基准的同步性，并采用同步脉冲信号作为软件实时执行时的软终端触发信号，确保冗余计算机的工作进程同步；上述同步方法可以确保冗余计算间的时间误差小于10μs，同步方法实现简单，便于工程实现。附图说明图1为本专利技术中三冗余计算机系统的组成框图；图2为本专利技术中同步时钟脉冲的故障检测流程图；图3为本专利技术中三个同步脉冲切换策略示意图；图4为计算机上电后三机软件运行原理图；图5为本专利技术中三冗余计算机系统上电后时钟同步流程图；图6为本专利技术中计算机上电后主要软件的执行流程图；图7为本专利技术实现三机工作进程同步的流程图。具体实施方式下面结合附图和具体实例对本专利技术作进一步详细的描述：本专利技术提供了一种三冗余计算机系统同步方法，该方法基于如图1所示的系统实现。该三冗余计算机系统包括三个互为冗余的CPU模块，以及用于生成同步脉冲的表决模块。其中，三个互为冗余的CPU模块分别为CPU模块A、CPU模块B、CPU模块C，且每个CPU模块中包括各自的处理器和同步脉冲检测切换单元。例如：CPU模块A包括第一处理器和第一检测切换单元，CPU模块B包括第二处理器和第二检测切换单元，CPU模块C包括第三处理器和第三检测切换单元；其中，三个检测切换单元用于对同步脉冲进行故障检测和切换。本专利技术的三冗余计算机系统同步方法的具体实现步骤如下：(一)、时钟冗余本专利技术为了避免时钟故障影响三冗余计算机系统的可靠性，采用了时钟冗余方案，具体实现方法如下：首先，本专利技术生成了三路同步脉冲，并将这三路同步脉冲发送给互为冗余的三个CPU模块。如图1所示，本专利技术采用表决模块生成三路同步脉冲，其中：表决模块包括三个表决单元，分别为表决单元A、表决单元B和表决单元C；表决单元A包括第一晶振和第一表决FPGA，表决单元B包括第二晶振和第二表决FPGA，表决单元C包括第三晶振和第三表决FPGA；三个表决单元中的表决FPGA对晶振输出脉冲进行计数后，输出三路指定周期的中断电平信号，作为三路设定频率的同步脉冲，分别输出第一同步脉冲、第二同步脉冲和第三同步脉冲。例如：本专利技术可以采用20MHz高稳晶振产生脉冲，表决FPGA对晶振脉冲进行计数，当计数达到20次时，表决FPGA输出脉冲给CPU模块，即得到了1ms的同步脉冲。该高稳晶振可以选用ZC550-20MHZ-5V-5ppm，其具体技术指标如下：稳定度：5PPM；工作温度范围：-55℃～85℃；工作电压：5V。然后，三个CPU模块在三路同步脉冲中选取一路同步脉冲作为共同的同步时钟脉冲；在三冗余计算机系统运行过程中，三个CPU模块对选取的同步时钟脉冲进行故障检测，如果检测到所述同步时钟脉冲出现故障，则三个CPU模块采用相同的切换策略，切换另一个同步脉冲信号作为共同的同步时钟脉冲。在具体工程实现过程中，三个CPU模块对选取的同步时钟脉冲进行故障检测和切换的过程如下：(a)、三个CPU模块首选选取第一同步脉冲作为初始的同步时钟脉冲；(b)、三个CPU模块分别对同步时本文档来自技高网...

【技术保护点】
一种三冗余计算机系统同步方法，其特征在于包括以下步骤：(1)、生成三路同步脉冲，并将所述三路同步脉冲发送给互为冗余的三个CPU模块；其中：所述三路同步脉冲分别为第一同步脉冲、第二同步脉冲和第三同步脉冲；所述三个CPU模块分别为CPU模块A、CPU模块B、CPU模块C；(2)、三个CPU模块在三路同步脉冲中选取一路同步脉冲作为共同的同步时钟脉冲；在三冗余计算机系统运行过程中，三个CPU模块对选取的同步时钟脉冲进行故障检测，如果检测到所述同步时钟脉冲出现故障，则三个CPU模块采用相同的切换策略，切换另一个同步脉冲信号作为共同的同步时钟脉冲；(3)、从计算机硬件平台上电后，三个CPU模块首先通过数据交互获取每个CPU模块的软件启动状态，如果各CPU模块确定所有CPU模块的软件启动状态均为准备正常，则选取同一时刻作为同步时钟脉冲的开始计时时刻；(4)、在三个CPU模块中，将同步时钟脉冲信号作为各自应用软件实时执行过程中的软中断触发信号，且中断触发周期相同。

【技术特征摘要】
1.一种三冗余计算机系统同步方法，其特征在于包括以下步骤：(1)、生成三路同步脉冲，并将所述三路同步脉冲发送给互为冗余的三个CPU模块；其中：所述三路同步脉冲分别为第一同步脉冲、第二同步脉冲和第三同步脉冲；所述三个CPU模块分别为CPU模块A、CPU模块B、CPU模块C；(2)、三个CPU模块在三路同步脉冲中选取一路同步脉冲作为共同的同步时钟脉冲；在三冗余计算机系统运行过程中，三个CPU模块对选取的同步时钟脉冲进行故障检测，如果检测到所述同步时钟脉冲出现故障，则三个CPU模块采用相同的切换策略，切换另一个同步脉冲信号作为共同的同步时钟脉冲；(3)、从计算机硬件平台上电后，三个CPU模块首先通过数据交互获取每个CPU模块的软件启动状态，如果各CPU模块确定所有CPU模块的软件启动状态均为准备正常，则选取同一时刻作为同步时钟脉冲的开始计时时刻；(4)、在三个CPU模块中，将同步时钟脉冲信号作为各自应用软件实时执行过程中的软中断触发信号，且中断触发周期相同。2.根据权利要求1所述的一种三冗余计算机同步方法，其特征在于：在步骤(1)中，采用表决模块生成三路同步脉冲；所述表决模块包括三个表决单元，且每个表决单元中均包括1个晶振和1个表决FPGA，其中：表决FPGA对晶振输出的脉冲进行计数后，输出设定频率的同步脉冲给CPU模块。3.根据权利要求1所述的一种三冗余计算机同步方法，其特征在于：在步骤(2)中，...

【专利技术属性】
技术研发人员：程亮，余薛浩，桂亮，粱珣，杨孔进，
申请(专利权)人：上海航天控制技术研究所，
类型：发明
国别省市：上海,31