一种基于VPX架构的多计算机系统时间同步方法与装置制造方法及图纸

本发明专利技术公开了一种基于VPX架构的多计算机系统时间同步方法与装置，该装置包括：电平转换电路，用于对输入的B码完成RS485/422到TTL信号的电平转换；FPGA电路，用于将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；实现B码信息的解析和守时；授时寄存器组，用于通过接收温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此获得1微秒以上分辨率的时间信息；PCIE交换器，用于为刀片服务器提供FPGA电路解码出来的时间信息；所述PCIE交换器通过FPGA电路提供的PCIE接口与FPGA电路连接；处理器，用于配置PCIE交换信息；所述处理器与PCIE交换器连接。本发明专利技术对时精度可以达到10us以内，能有效解决刀片服务器上各刀片的时间统一问题，经济效益明显。

Time synchronization method and device for multi computer system based on VPX structure

The invention discloses a multi computer system based on VPX time synchronization method and device, the device comprises a level conversion circuit for the input of the B code to complete the RS485/422 conversion to the level of the TTL signal; FPGA circuit for incoming B code to solve the date when the information, and to recover the second pulse signal; B code information analysis and punctuality; timing registers, for oscillator clock counts up by receiving over temperature, and the second pulse signal to be cleared, thereby obtaining time information above 1 microsecond resolution; PCIE exchanger, FPGA circuit for providing time information decoded for the blade server; the PCIE FPGA provides the PCIE exchanger through circuit connected with the FPGA interface circuit; processor is used to configure the PCIE to exchange information; the processor is connected with the PCIE exchanger . The invention can achieve the time accuracy of less than 10us, and can effectively solve the problem of time unification of each blade on the blade server, and has obvious economic benefit.

【技术实现步骤摘要】
一种基于VPX架构的多计算机系统时间同步方法与装置
本专利技术涉及时间同步技术，尤其涉及一种基于VPX架构的多计算机系统时间同步方法与装置。
技术介绍
时间同步是电子信息系统的基本需求之一，特别是在高性能计算、军工、电信等领域。当前，时间同步的方法以很多种，如脉冲同步方式、串口信息同步方式、IRIG-B码信息同步方式等，这些方式各有优缺点。而IRIG-B码作为一种国际通用的时间编码，对时精确，简化了对时回路，并包含完整的绝对时标信息，因此得到了广泛的应用。然而当前的IRIG-B对时方法主要是用于单机方式，即一台机器安装一块B码板，用户通过该B码板解调时间信息，供用户对时使用，传统的B码板一般是基于PCI总线(或者CPCI总线)。刀片服务器在高性能计算领域有着广泛的应用，特别是在刀片中还运行多个虚拟机。原有的B码对时方式(采用单个B码板)不再适用，为解决这个问题，设计并提出了一种基于刀片服务器的时间同步方法。
技术实现思路
本专利技术要解决的技术问题在于针对现有技术中的缺陷，提供一种基于VPX架构的多计算机系统时间同步方法与装置。本专利技术解决其技术问题所采用的技术方案是：一种基于VPX架构的多计算机系统时间同步装置，包括：电平转换电路，用于对输入的B码完成RS485/422到TTL信号的电平转换；FPGA电路，用于将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；实现B码信息的解析和守时；授时寄存器组，用于通过接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此获得1微秒以上分辨率的时间信息；PCIE交换器，用于为刀片服务器提供FPGA电路解码出来的时间信息；所述PCIE交换器通过FPGA电路提供的PCIE接口与FPGA电路连接；处理器，用于配置PCIE交换信息；所述处理器与PCIE交换器连接。按上述方案，FPGA的PCIE端口设置为EP(End-Point，端点)模式。按上述方案，各刀片主机板和处理器均为PCIEhost模式，其中处理器为RC，刀片主机板为NT模式。按上述方案，所述FPGA电路内配置SRIO接口，接入SRIO交换机，通过SRIO接口为刀片服务器提供FPGA电路解码出来的B码授时信息。一种基于VPX架构的多计算机系统时间同步方法，包括以下步骤：1)通过电平转换电路对输入的B码完成RS485/422到TTL信号的电平转换；2)通过FPGA电路将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；实现B码信息的解析和守时；3)将温补晶振输出的时钟计数，和FPGA电路的秒脉冲信号输入授时寄存器组，通过秒脉冲信号清零处理，获得1微秒以上分辨率的时间信息；4)通过FPGA电路提供的PCIE接口接入PCIE交换器，PCIE交换器为刀片服务器提供FPGA电路解码出来的时间信息；其中，FPGA的PCIE接口设置为EP(End-Point，端点)模式；5)通过与PCIE交换器连接的处理器配置PCIE交换信息；其中，处理器为RC；按上述方案，FPGA的PCIE接口设置为EP(End-Point，端点)模式。按上述方案，各刀片主机板和处理器均为PCIEhost模式，其中处理器为RC，刀片主机板为NT模式。按上述方案，所述处理器为P2020处理器。按上述方案，所述FPGA电路内配置SRIO接口，接入SRIO交换机，通过SRIO接口为刀片服务器提供FPGA电路解码出来的B码授时信息。本专利技术产生的有益效果是：本专利技术基于刀片服务器的时间统一方法对时精度可以达到10us以内，可以满足实际使用的需要。本专利技术专利能有效解决刀片服务器上各刀片的时间统一问题，经济效益明显。附图说明下面将结合附图及实施例对本专利技术作进一步说明，附图中：图1是本专利技术实施例的结构示意图；图2是PCI-E接口拓扑方式示意图；图3是SRIO接口拓扑方式示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。本专利技术采用的B码电路主要包含处理器(P2020)、电平转换电路、FPGA电路、PCIE交换器、SRIO交换器。其中，P2020处理器主要运行板上软件程序，配置PCIE交换、SRIO交换和部分管理功能；电平转换电路完成RS485/422到TTL信号的电平转换；FPGA实现B码信息的解析和守时，并提供PCIE接口、SRIO接口，供刀片主板随时访问。PCIE交换器完成系统内的PCIE网络数据交换，在PCIE网络中P2020处理器为RC(RC，Root-Complex根结点)，刀片设置为NT(Non-Transparent，非透明)模式，FPGA的PCIE端口设置为EP(End-Point，端点)模式。在该网络中，NT结点可随时访问EP结点。通过上层软件虚拟化操作，可在虚拟机中完成对PCIE的EP结点(即FPGA的授时寄存器组)的访问。如图1所示，我们采用一片Altera的CycloneIVGX系列EP4CGX30CF19I7FPGA来实现B码解码器，该解码器将输入进来完成RS485/422到TTL信号的B码解出年月日时分秒信息，并恢复出秒脉冲信号。授时寄存器组接收高精度温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此可以获得1微秒以上分辨率的时间信息，并可以实现客户指定的如100微秒、1毫秒等分辨率的时间信息。EP4CGX30带有三个高速serdes接口可配置为PCIE或SRIO，内带PCIE硬核，以EP模式接入PCIE交换机，各刀片主机板和P2020处理器均为PCIEhost模式(其中P2020为RC，刀片为NT模式)，即各刀片主机板和板载P2020处理器均可以通过PCIE交换机来获取FPGA解码出来的时间信息。为了避免PCIE链路故障，各主机板可以周期性获取FPGA指定的标志寄存器信息，以验证FPGA访问是否正常，确定PCIE链路通畅。为了保障系统可靠性，作为系统备份，FPGA内实现一路x1SRIO接口，接入SRIO交换机，各主机板也可通过SRIO接口来读取FPGA内B码授时信息。下面通过对各个元器件性能分析，来确定关键器件的选择与具体设计方案。根据系统设计中对处理器选型的要求，选用P2020处理器作为VPX交换板的核心处理器，P2020处理器具有以下主要特点：主频最高1.2GHz；支持DDR2SDRAM接口；集成本地总线、PCIe、SRIO、以太网、UART、IIC等接口。综上所述，P2020处理器的功能/性能特点可以满足设计要求，并该处理器的软硬件设计为成熟技术。板卡处理器部分主要包括核心处理器P2020和基本的配置单元，该部分保证处理器运行在系统设计需要的工作模式下。P2020的工作模式设置如下：PCIExpress接口工作在RC模式下(rootcomplex)，接口为x1模式；SRIO接口为x1模式；处理器通过NorFlash启动系统；DDRC控制器工作在DDR2模式下；以太网控制器接口工作在RGMII和SGMII模式下；处理器内核频率为1066MHz，平台频率为533MHz，DDR工作频率为667MHz；根据上述模式，在设计中使用复位配置字对处理器的工作模式进行配置。处理器支持4个ser本文档来自技高网...

【技术保护点】
一种基于VPX架构的多计算机系统时间同步装置，其特征在于，包括：电平转换电路，用于对输入的B码完成RS485/422到TTL信号的电平转换；FPGA电路，用于将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；实现B码信息的解析和守时；授时寄存器组，用于通过接收温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此获得1微秒以上分辨率的时间信息；PCIE交换器，用于为刀片服务器提供FPGA电路解码出来的时间信息；所述PCIE交换器通过FPGA电路提供的PCIE接口与FPGA电路连接；处理器，用于配置PCIE交换信息；所述处理器与PCIE交换器连接。

【技术特征摘要】
1.一种基于VPX架构的多计算机系统时间同步装置，其特征在于，包括：电平转换电路，用于对输入的B码完成RS485/422到TTL信号的电平转换；FPGA电路，用于将输入进来的B码解出年月日时分秒信息，并恢复出秒脉冲信号；实现B码信息的解析和守时；授时寄存器组，用于通过接收温补晶振过来的时钟计数，并由秒脉冲信号来做清零处理，由此获得1微秒以上分辨率的时间信息；PCIE交换器，用于为刀片服务器提供FPGA电路解码出来的时间信息；所述PCIE交换器通过FPGA电路提供的PCIE接口与FPGA电路连接；处理器，用于配置PCIE交换信息；所述处理器与PCIE交换器连接。2.根据权利要求1所述的多计算机系统时间同步装置，其特征在于，FPGA的PCIE端口设置为EP模式。3.根据权利要求1所述的多计算机系统时间同步装置，其特征在于，各刀片主机板和处理器均为PCIEhost模式，其中处理器为RC，刀片主机板为NT模式。4.根据权利要求1所述的多计算机系统时间同步装置，其特征在于，所述FPGA电路内配置SRIO接口，接入SRIO交换机，通过SRIO接口为刀片服务器提供FPGA电路解码出来的B码授时信息。5.一种基于VPX架构...

【专利技术属性】
技术研发人员：罗威，李寒雨，王逸群，肖俊东，李家志，
申请(专利权)人：中国舰船研究设计中心，
类型：发明
国别省市：湖北,42