具有高操作确定性的片上系统技术方案

本发明专利技术涉及一种片上系统(100)，该系统包括一组主模块和从属模块，主模块包括主处理模块(101a)和与模块(101a)相连的直接存储器访问控制器(DMA)(102a)以及至少一个辅助处理模块(101b)和与模块(101b)相连的DMA(102b)；每个主模块被配置为连接到时钟源、电源和从属模块，从属模块包括一组邻近外围设备(105a，b)、至少一个内部存储器(104a，b)和由主模块共享的一组外围设备和外部存储器(106)；主处理模块及其DMA的时钟源、电源、邻近外围设备(105a，b)和高速缓冲存储器(103a，b)专用于主处理模块且不与一组主模块的其他处理模块共享；每个主处理模块及其DMA的至少一个内部存储器(104a，b)专用于主处理模块，主处理模块(101a)始终能够访问该至少一个内部存储器(104a，b)。

On chip system with high operational certainty

The invention relates to a system on chip (100), the system includes a set of master module and slave module, the main module includes a main processing module (101A) and (101A) direct memory module connected to the access controller (DMA) (102a) and at least one auxiliary processing module (101b) and module (101b) connected to DMA (102b); each main module is configured to connect to the clock source and slave module, slave module includes a set of adjacent peripheral devices (105a, b), at least one internal memory (104a, b) and shared by the main module of a group of peripherals and external memory (106); clock source, main processing module and DMA power supply, adjacent peripheral devices (105a, b) and cache memory (103a, b) is dedicated to the main processing module and a processing module and other main modules of sharing; save at least one inside each of the main processing module and DMA The B (104a) is dedicated to the main processing module, and the main processing module (101A) is always able to access at least one internal memory (104a, B).

【技术实现步骤摘要】
【国外来华专利技术】具有高操作确定性的片上系统
本专利技术涉及片上系统(SOC)的领域。更具体地，本专利技术涉及具有高可靠度的嵌入在芯片上的系统的架构。
技术介绍
现代飞行器中控制和显示系统的存在需要使用嵌入式计算装置。这种装置可以以片上系统(SOC)的形式出现。这种系统可以包括一个或多个诸如处理器之类的主处理模块以及诸如存储器接口或通信外围设备之类的从属模块。对于航空航天领域中诸如驾驶并监控飞行器之类的关键应用而言，使用这种片上系统必须要求这些系统具有最大的可靠性，因为任何故障或操作异常都可能对飞行器乘客的生命造成灾难性的后果。特别是需要能够证明组件的运行的确定性、对故障的抵抗能力以及最坏情况执行时间。然而，现有的片上系统不能保证针对这种关键应用的足够的可靠性。具体来说，现有的片上系统的不同处理模块通常共享系统的高速缓冲存储器和从属模块的一部分，这使得它们容易遭受故障。此外，现有系统通常不能使其未使用的模块失效，具有难以证实且缺少文档的嵌入式微代码，这使得难以证明这些系统的操作的确定性。因此，需要一种提供下述架构的片上系统，该架构使得可以证明其对内部操作故障的抵抗力并证明其操作的确定性。
技术实现思路
因此，本专利技术在第一方面涉及一种包括一组主模块和从属模块的片上系统(SoC)，所述主模块来自：-对所述片上系统的所有组件具有优先访问权限的主处理模块和与所述主处理模块相连的直接存储器访问(DMA)控制器；-至少一个辅助处理模块和与每个辅助处理模块相连的直接存储器访问(DMA)控制器；每个主模块被配置为连接到时钟源、电源和从属模块，所述从属模块来自：-通过专用通信链路连接到所述主模块处的一组外围设备，也称为“邻近外围设备”，-至少一个内部存储器，-由所述主模块共享的一组外围设备和外部存储器，其特征在于：主处理模块及该主处理模块的直接存储器访问(DMA)控制器的所述时钟源、所述电源、所述邻近外围设备和高速缓冲存储器专用于所述主处理模块且不与所述一组主模块中的其他处理模块共享，每个主处理模块及该主处理模块的直接存储器访问(DMA)控制器的所述至少一个内部存储器专用于所述主处理模块，所述主处理模块始终能够访问该至少一个内部存储器。这样的架构使得可以将每个处理模块连同其直接存储器访问控制器、其邻近外围设备及其内部存储器从片上系统的其余部分隔离。这种隔离使得可以加强系统的运行确定性以及系统的抗故障能力。根据有利且非限制性的特征，主处理模块可以通过至少一个通信总线连接到辅助处理模块的内部存储器。因此，主处理模块可以访问所有内部存储器的内容，同时保持该主处理模块的内部存储器的完整性；相反地，该主处理模块的内部存储器不能被其他处理模块访问。此外，根据第一方面的系统可以包括至少两级互连：-将每个主模块连接到该主模块的内部存储器处的第一级，-将所述主模块连接到所述一组共享的外围设备和外部存储器处的从属模块的第二级，所述从属模块根据所述从属模块的功能、所述从属模块的优先级和/或所述从属模块的带宽要求而分布在多个互连之间，从属模块彼此不直接通信，互连由经由一级或多级接线器级连接到多个从属端口的多个主端口组成。这使得可以减少连接到同一互连的主模块和从属模块的数量，并且因此降低仲裁的复杂性并提高片上系统的确定性和可靠性。系统的可靠性也因连接到两个不同互连的两个从属模块之间在不经过主模块的情况下不能直接通信而得到加强。此外，所述第二互连级以及所述一组共享的外围设备和外部存储器可以连接到与所述主模块的时钟源和电源隔离开的时钟源和电源。这加强了片上系统的抗故障能力。此外，所述系统可以包括能够通过所述第二互连级的互连连接到共享外围设备处的外部主机。这使得片上系统能够允许其从属模块访问外部组件。此外，主模块的邻近外围设备和内部存储器可以连接到该主模块的电源和时钟源。作为替选，主模块的邻近外围设备与该主模块的通信接口可以连接到该主模块的时钟源。在另一替选中，主模块的邻近外围设备和内部存储器可以连接到专用的电源和时钟源。这通过防止时钟源故障或电源故障影响多个处理模块的邻近外围设备或内部存储器而加强了片上系统的抗故障能力。作为示例，主模块的邻近外围设备可以是：复位控制器、看门狗、中断控制器、实时控制器、专用于航空航天应用的外围设备或直接存储器访问(DMA)控制器。辅助处理模块的邻近外围设备可以是实时控制器、看门狗、直接存储器访问(DMA)控制器或中断控制器。这使得每个处理模块能够总是以相同的访问时间来直接访问这些外围设备，而不会由于来自另一个主模块的竞争访问而导致任何额外的延迟。此外，互连可以是：-将控制外部存储器和/或诸如SPI(串行外围设备接口)链路之类的用于外部存储器的接口的串联链路的一组从属模块分组在一起的外部存储器互连；-将包括通信外围设备的一组从属模块分组在一起的通信互连，该通信外围设备例如是下述各项之一：以太网、ARINC、UART(“通用异步收发器”)、SPI(“串行外设接口”)、AFDX(“航空电子全双工交换以太网”)、A429(ARINC429)、A825(ARINC825)、CAN(控制器局域网络)或I2C；-将包括用于航空航天专用应用的控制外围设备的一组从属模块分组在一起的控制互连，例如被配置为实现专用于发动机控制或制动计算的功能的控制模块；-连接到可编程区域以用于添加自定义功能的自定义互连。这使得可以限制连接到每个互连的从属模块的数量，并且可以根据从属模块的功能将从属模块分组在同一个互连上，以便降低这些互连的内部结构的复杂性。每个互连可以包括监视和故障检测机制。这使得可以监视互连处的模块之间的交换，以避免发送错误的命令或数据，并且还避免由于其中一个模块中的故障而阻塞互连。作为示例，每个互连处的不同级的内部接线器可以以下列方式分组在一起：-根据所述主模块必须能够连接的所述从属模块、所述主模块的功能、所述主模块的优先级和/或所述主模块的带宽要求，在第一接线器的第一级处将所述主模块分组在一起成为主模块组，每个主模块组连接到接线器，-这些第一接线器的输出连接到第二级接线器，该第二级接线器根据连接到该第二级接线器上的所述主模块、从属模块的功能和/或从属模块的带宽要求而将从属模块分组成从属模块组，单一的通信链路连接主模块组和从属模块组。此外，来自下述组中的所述从属模块可以分组在一起成为从属模块组：-使用快速通信总线专用于主处理模块的从属模块，-使用慢速通信总线专用于主处理模块的从属模块，-使用快速通信总线在不同的主模块组间共享的从属模块，-使用慢速通信总线在不同的主模块组间共享的从属模块。这减少了互连的内部物理路径的数量和复杂性，并且减少了接线器级的数量和接线器的数量，使得互连的延迟更小并且仲裁不那么复杂。可以将处理模块布置在片上系统中以便被物理地隔离。这使得可以在SEU(单事件翻转)或MBU(多位翻转)类型的改变的情况下降低共同故障的概率。附图说明在阅读以下实施例的描述的基础上本专利技术的其它特征和优势将变得明显。将参照附图给出该描述，其中：-图1示意性地示出了根据本专利技术的实施例的片上系统的架构；-图2示出了根据本专利技术的实施例的片上系统的详细示例；-图3示出了根据本专利技术的实施例的片上系统中互连的架构；-图4示出了现有技术的互连架构的示例；-图5示出了根据本文档来自技高网...

【技术保护点】
一种片上系统(SoC)(100)，包括一组主模块和从属模块，所述主模块来自：‑对所述片上系统的所有组件具有优先访问权限的主处理模块(101a)和与所述主处理模块(101a)相连的直接存储器访问(DMA)控制器(102a)；‑至少一个辅助处理模块(101b)和与每个辅助处理模块(101b)相连的直接存储器访问(DMA)控制器(102b)；每个主模块被配置为连接到时钟源、电源和从属模块，所述从属模块来自：‑通过专用通信链路连接到所述主模块处的一组外围设备，也称为“邻近外围设备”(105a，105b)，‑至少一个内部存储器(104a，104b)，‑由所述主模块共享的一组外围设备和外部存储器(106)，其特征在于：主处理模块及该主处理模块的直接存储器访问(DMA)控制器的所述时钟源、所述电源、所述邻近外围设备(105a，105b)和高速缓冲存储器(103a，103b)专用于所述主处理模块且不与所述一组主模块中的其他处理模块共享，每个主处理模块及该主处理模块的直接存储器访问(DMA)控制器的所述至少一个内部存储器(104a，104b)专用于所述主处理模块，所述主处理模块(101a)始终能够访问该至少一个内部存储器(104a，104b)。...

【技术特征摘要】
【国外来华专利技术】2014.10.07 FR 14596071.一种片上系统(SoC)(100)，包括一组主模块和从属模块，所述主模块来自：-对所述片上系统的所有组件具有优先访问权限的主处理模块(101a)和与所述主处理模块(101a)相连的直接存储器访问(DMA)控制器(102a)；-至少一个辅助处理模块(101b)和与每个辅助处理模块(101b)相连的直接存储器访问(DMA)控制器(102b)；每个主模块被配置为连接到时钟源、电源和从属模块，所述从属模块来自：-通过专用通信链路连接到所述主模块处的一组外围设备，也称为“邻近外围设备”(105a，105b)，-至少一个内部存储器(104a，104b)，-由所述主模块共享的一组外围设备和外部存储器(106)，其特征在于：主处理模块及该主处理模块的直接存储器访问(DMA)控制器的所述时钟源、所述电源、所述邻近外围设备(105a，105b)和高速缓冲存储器(103a，103b)专用于所述主处理模块且不与所述一组主模块中的其他处理模块共享，每个主处理模块及该主处理模块的直接存储器访问(DMA)控制器的所述至少一个内部存储器(104a，104b)专用于所述主处理模块，所述主处理模块(101a)始终能够访问该至少一个内部存储器(104a，104b)。2.根据前一权利要求所述的系统，其中，所述主处理模块通过至少一个通信总线连接到所述辅助处理模块的内部存储器。3.根据前述权利要求中任一项所述的系统，包括至少两级互连：-将每个主模块连接到该主模块的内部存储器(104a，104b)处的第一级，-将所述主模块连接到所述一组共享的外围设备和外部存储器(106)处的从属模块的第二级，所述从属模块根据所述从属模块的功能、所述从属模块的优先级和/或所述从属模块的带宽要求而分布在多个互连之间，所述从属模块彼此不直接通信，互连由经由一级或多级接线器连接到多个从属端口的多个主端口组成。4.根据权利要求3所述的系统，其中，所述第二互连级以及所述一组共享的外围设备和外部存储器连接到与所述主模块的时钟源和电源隔离开的时钟源和电源。5.根据权利要求3或4所述的系统，包括能够通过所述第二互连级的互连连接到所述共享外围设备处的外部主机(111)。6.根据前述权利要求中任一项所述的系统，其中，主模块的所述邻近外围设备(105a，105b)和所述内部存储器(104a，104b)连接到该主模块的所述电源和时钟源。7.根据权利要求1至5中任一项所述的系统，其中，主模块的所述邻近外围设备(105a，105b)与该主模块的通信接口连接到该主模块的时钟源。8.根据权利要求1至5中任一项所述的系统，其中，主模块的所述邻近外围设备(105a，105b)和所述内部存储器...

【专利技术属性】
技术研发人员：瑟琳·刘，尼古拉斯·查理，尼古拉斯·马蒂，
申请(专利权)人：赛峰电子与防务公司，
类型：发明
国别省市：法国,FR