本发明专利技术涉及微电子学中的集成电路(IC：Integrated Circuit)静电放电(ESD：Electro‑Static Discharge)保护设计技术领域，公开了一种模拟电源域ESD保护电路，应用于多电源域数模混合芯片的ESD电路设计，尤其适用于模拟电源域的ESD电路设计，通过跨电源域触发技术，即实现了对模拟电源域内核电路的ESD保护，也满足芯片的低功耗、抗噪声的要求，同时解决芯片正常工作时ESD放电电路误触发的问题。
【技术实现步骤摘要】
一种模拟电源域ESD保护电路
本专利技术涉及一种模拟电源域ESD保护电路，适用于多电源域数模混合芯片的ESD保护设计，尤其适用于ESD比较容易失效的模拟电源域的ESD保护设计。
技术介绍
CMOS(ComplementaryMetal-Oxide-Semiconductor)工艺，即互补金属氧化物半导体工艺，是在PMOS和NMOS工艺基础上发展起来的，即将NMOS器件和PMOS器件同时制作在同一硅衬底上，制作CMOS集成电路。CMOS集成电路具有功耗低、速度快、抗干扰能力强、集成度高等众多优点。CMOS工艺目前已成为当前大规模集成电路的主流工艺技术，绝大部分集成电路都是用CMOS工艺制造的。集成电路芯片从生产到封装、测试、运输、应用，整个生命周期都会面临各种难以预知的静电环境，对集成电路造成静电损伤。所以集成电路不仅要能够满足设计的功能要求，同时还要具有一定水平的静电防护能力。芯片规模越来越大，电源域越来越多，芯片端口越来越丰富，内部结构越来越复杂，集成的模块越来越多，包括数字模块、模拟模块、射频模块等，芯片应用环境也越来越复杂，这都给芯片的ESD可靠性设计带来越来越严峻的挑战。然而，芯片的ESD保护设计并没有统一的设计方法，每颗芯片都因其加工工艺和电路结构特点需要采用定制化的ESD设计方法，最终才能实现成功的ESD设计。通常静电通过集成电路的IO(Input/Output:输入输出)管脚进入集成电路内部，可能直接造成IO内部或者IO周边的ESD失效，也可能通过IO串联至电源和地之间，这将可能造成整个电源域内的ESD失效。所以集成电路的ESD保护设计，不仅要做好IO端口的ESD保护设计，更重要的是做好整个电源域的ESD保护设计。如今很多集成电路芯片都是复杂的数字、模拟混合芯片，而不同于比较规则的逻辑结构数字电路内核设计，模拟内核电路内部则可能直接连接了大量的不同状态不同连接结构的不规则的大尺寸CMOS器件，这些特殊结构都会在ESD高压条件下变得更加敏感脆弱，相对于数字电源域，模拟电源域更容易发生ESD损伤，ESD设计更具挑战。由于模拟电源域内核电路的特殊设计，模拟电源域的ESD失效击穿电压比普通数字电源域更低，所以现有的如图2的栅极接地NMOS结构ESD保护电路往往不能有效保护模拟电源域内核电路，尤其是先进工艺加工的芯片的模拟电源域内核电路。为解决该问题，提出了如图3的栅极耦合NMOS结构ESD保护电路，由于栅极的RC(电容电阻)303-304的耦合作用，可以降低ESD器件的开启电压，因此可以解决模拟电源域尤其是先进工艺芯片内核电路ESD失效电压较低的问题。然而模拟电路的工作状态也是非常多样的，比如有的模拟电路要求非常低的功耗，有的模拟电源的噪声非常大，那么如图3的栅极耦合NMOS结构ESD保护电路往往会引起非常大的漏电功耗，导致整个芯片的功耗非常大，这非常不适于低功耗设计尤其是依赖于电池供电的移动设备芯片设计。因此提出了如图4的低漏电栅极耦合NMOS结构ESD保护电路，通过两级触发结构可以大大降低漏电功耗，但仍然存在RC触发结构，没有完全消除漏电功耗，对于如今集成电路行业内非常苛刻的低功耗设计仍然是不适用的。如图3的栅极耦合NMOS结构ESD保护电路和图4的低漏电栅极耦合NMOS结构ESD保护电路依赖于ESD的瞬态响应频率触发，同样频率适当的噪声也一样可以触发ESD器件开启，因此存在芯片正常工作时ESD器件被电源噪声误触发开启的风险，那么将导致芯片不能正常工作的严重后果。
技术实现思路
为了解决上述问题，本专利技术公开的一种模拟电源域ESD保护电路，即可以有效保护内核电路免于ESD失效，同时具有非常高的抗噪声能力，完全避免电源噪声所导致的ESD器件误开启，完全避免ESD器件有关的漏电功耗，有利于芯片低功耗设计和高可靠性设计。一种模拟电源域ESD保护电路，主要用于保护多电源域数模混合芯片内ESD更加敏感的模拟电源域内核电路，但不同于现有的ESD器件开启触发技术，本专利技术采用电源隔离触发技术，由数字电源信号来触发模拟电源域内的ESD器件开启放电。如图1，在数字电源域内，数字电源信号通过限流电阻直接控制模拟电源域内ESD放电电路的PMOS的开启与关闭，当ESD测试时，DVDD为低电平，PMOS会开启，将输出高电平给ESD器件NMOS的栅极，从而ESD器件开启放电，而芯片正常工作时，DVDD为高电平，PMOS会关闭，由于下拉电阻R2将ESD器件NMOS的栅极拉至低电平，将ESD器件关闭。通过本专利技术的方法，当芯片接受ESD测试时，可以将ESD器件开启放电，保护模拟电源域内核电路，而当芯片正常工作时，ESD器件被完全关闭，彻底避免电源噪声所导致的ESD器件误开启和ESD器件有关的漏电功耗。附图说明下面结合附图，对本专利技术进行详细描述图1本专利技术的模拟电源域ESD保护电路结构图；图2现有的栅极接地NMOS结构ESD保护电路结构图；图3现有的栅极耦合NMOS结构ESD保护电路结构图；图4现有的低漏电栅极耦合NMOS结构ESD保护电路结构图。具体实施方式本专利技术所述是一种模拟电源域ESD保护电路，可对多电源域数模混合芯片内ESD更加敏感的模拟电源域内核电路提供可靠的ESD保护，实施方案如下：如图1，多电源域数模混合芯片内，常常包含一个或多个数字电源域，以及一个或多个模拟电源域，以其中的数字电源域DVDD和模拟电源域AVDD为例，数字电源域的地DVSS102与模拟电源域的地AVSS104之间采用双向二极管107隔离，提供两个电源域之间的放电通路，而两个电源域的电源DVDD101与AVDD103之间断开，限流电阻R2109连接于数字电源DVDD101和模拟电源域内ESD放电电路的PMOS106的栅极之间，起到对PMOS栅极的限流保护作用，PMOS的源级和衬底连接于模拟电源AVDD103，PMOS的漏极即输出端连接至ESD器件NMOS105的栅极，同时下拉电阻R1108连接在PMOS漏极和模拟电源域的地AVSS104之间，ESD放电器件NMOS105连接在模拟电源域的电源AVDD103和地AVSS104之间，提供模拟电源域的ESD保护作用。当模拟电源AVDD103端出现对地的ESD高压时，数字电源DVDD101处于浮空状态，但由于DVDD101与DVSS102之间的耦合作用，DVDD101将处于接近于DVSS的低电平状态即“0”状态，因此数字电源DVDD101将通过限流电阻R2109给PMOS栅极输出“0”电平，此时PMOS106将开启，因此会给ESD器件NMOS105的栅极输出“1”电平，所以ESD放电器件NMOS将开启放电，迅速将模拟电源AVDD103端出现对地的ESD高压安全泄放到地，避免模拟电源域内核电路发生ESD失效，有效保护芯片。该方法对其他模式的ESD放电没有影响。当芯片正常工作时，数字电源DVDD101处于高电平“1”状态，通过限流电阻R2109给PMOS106栅极输出高电平“1”，因此PMOS将保护完全关闭状态，PMOS输出为高阻态，而下拉电阻R1将会把ESD器件NMOS105的栅极下拉至“0”电位，所以ESD放电器件NMOS105将完全被关闭。不同于现有的触发技术，本方法的模拟电源域ESD电路是由数字电源域隔本文档来自技高网...
【技术保护点】
一种模拟电源域ESD保护电路，其特征在于多电源域数模混合芯片内，数字电源DVDD经过限流电阻R2控制模拟电源域的ESD电路开启放电，数字电源DVDD通过限流电阻R2连接PMOS的栅极，PMOS输出端连接ESD放电器件NMOS的栅极，DVDD控制PMOS的开启，从而控制ESD放电器件NMOS开启放电，实现数字电源信号控制模拟电源域ESD电路开启放电的电源隔离触发技术，同时NMOS的栅极通过下拉电阻R1接模拟电源域的地AVSS。
【技术特征摘要】
1.一种模拟电源域ESD保护电路，其特征在于多电源域数模混合芯片内，数字电源DVDD经过限流电阻R2控制模拟电源域的ESD电路开启放电，数字电源DVDD通过限流电阻R2连接PMOS的栅极，PMOS输出端连接ESD放电器件NMOS的栅极，DVDD控制PMOS的开启，从而控制ESD放电器件NMOS开启放电，实现数字电源信号控制模拟电源域ESD电路开启放电的电源隔离触发技术，同时NMOS的栅极通过下拉电阻R1接模拟电源...
【专利技术属性】
技术研发人员：李志国，孙磊，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：北京,11
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