【技术实现步骤摘要】
本专利技术涉及数字信息传输领域，尤其涉及到CDR(中国数字音频广播)系统的发射端调制器的LDPC(低密度奇偶校验码)编码技术。
技术介绍
在CDR系统的发射端调制中，需要对待发送数据进行LDPC编码。将待发送信息与其LDPC编码结果组合发送。根据“中华人民共和国广播电影电视行业标准GY/T268.1-2013”规定，LDPC码采用表一所示的四种不同码率：表一LDPC编码规格表编号块长【比特】信息【比特】对应的编码效率码率1921623041/4码率2921630721/3码率3921646081/2码率4921669123/4假设输入编码信息为m＝{m0,m1,...,mw-1
【技术保护点】
一种准并行结构的LDPC编码器，其特征在于，包括至少一个存储器、三个运算单元、控制单元及选通输出单元；所述存储器与三个运算单元均具有信号连接，存储器用于存储码率1、码率2、码率3及码率4情况时的生成矩阵；三个运算单元分别用于先并行计算p0=G00...G0k...G0n-1*s0s1....sn-1,]]>p1=G10...G1k...G1n-1*s0s1....sn-1,]]>p2=G20...G2k...G2n-1*s0s1....sn-1;]]>再并行计算p4=G40...G4k...G4n-1*s0s1....sn-1,]]>p5=G50...G5k...G5n-1*s0s1....sn-1;]]>以此类推，直到并行计算pm-2=Gm-20...Gm-2k...Gm-2n-1*s0s1....sn-1,]]>pm-1=Gm-10...Gm-1k...Gm-1n-1*s0s1....sn-1,]]>pm=Gm0...Gmk...Gmn-1*s0s1....sn-1;]]>每个运算单元均具有编码信息输入端，除最后一个运算单元外的其余运算单元还具有编码信息输出端；第一个运算单元的编码...
【技术特征摘要】
1.一种准并行结构的LDPC编码器，其特征在于，包括至少一个存储器、
三个运算单元、控制单元及选通输出单元；
所述存储器与三个运算单元均具有信号连接，存储器用于存储码率1、码
率2、码率3及码率4情况时的生成矩阵；
三个运算单元分别用于先并行计算
p0=G00...G0k...G0n-1*s0s1....sn-1,]]>p1=G10...G1k...G1n-1*s0s1....sn-1,]]>p2=G20...G2k...G2n-1*s0s1....sn-1;]]>再并行计算p4=G40...G4k...G4n-1*s0s1....sn-1,]]>p5=G50...G5k...G5n-1*s0s1....sn-1;]]>以此类推，直到并行计算
pm-2=Gm-20...Gm-2k...Gm-2n-1*s0s1....sn-1,]]>pm-1=Gm-10...Gm-1k...Gm-1n-1*s0s1....sn-1,]]>pm=Gm0...Gmk...Gmn-1*s0s1....sn-1;]]>每个运算单元均具有编码信息输入端，除最后一个运算单元外的其余运算
单元还具有编码信息输出端；第一个运算单元的编码信息输入端与编码信息输
出线连接，除第一个运算单元外的其余运算单元的编码信息输入端与前一个运
算单元的编码信息输出端连接；
所述编码信息输出线及编码信息输出端均用于根据控制时钟逐位输出编
码信息；
所述选通输出单元用于依次输出第一运算单元、第二
运算单元及第三运算单元的运算结果；
所述控制单元用于根据控制时钟控制存储器向所述三个运算单元输出生
成矩阵系数；
其中，生成矩阵为G(00)、…、
G(0k)、…、G(0n-1)、G(10)、…、G(1k)、…、G(1n-1)、…、G(m0)、…、
G(mk)、…、G(mn-1)分别为256×256的小矩阵；为256×n位的编码信
\t息，s0、s1、…、sn-1分别为256维列向量；m、n均为正整数，且m+1能被3
整除。
2.根据权利要求1所述的一种准并行结构的LDPC编码器，其特征在于，
所述运算单元包括两个256位寄存器、256个与单元以及256个异或单元；其
中，第一寄存器用于接收存储器输出的256位生成矩阵系数；各与单元的第一
输入端分别对应与第一寄存器的256位具有信号连接，各与单元的第二输入端
均与其所在的运算单元的编码信号输入端连接；各异或单元的第一输入端与各
与单元的输出端对应连接，各异或单元的第二输出端与其各自的输出端连接，
各异或单元的输出端还分别对应与第二寄存器的256位具有信号连接。
3.根据权利要求1所述的一种准并行结构的LDPC编码器，其特征在于，
存储器用于存储所述生成矩阵中所有非特殊小矩阵的第一列元素、生成矩阵中
特殊小矩阵的第一列元素、该特殊小矩阵中特殊列的第一列元素以及特殊列后
的第一列元素。
4.根据权利要求3所述的一种准并行结构的LDPC编码器，其特征在于，
在码率1情况下，n为9，m为26或者在码率2下，n为12，m为23：控制单
元控制运算的步骤为：
步骤1：控制存储器按照控制时钟依次向三个运算单元的第一寄存器对应
输出G(00)的第一列元素、G(10)的第一列元素、G(20)的第一列元素；每个运
算单元的编码信息输出线上按照控制时钟依次出现s0的第一个元素；三个运算
单元各自完成一次运算；运算结果存储在第二寄存器中；
步骤2：各运算单元将其第一寄存器中的矩阵系数左移一位，各运算单元
的编码信息输出线上按照控制时钟依次出现s0中的下一个元素，各运算单元完
成一次运算；运算结果存储在第二寄存器中；
各个运算单元各自将步骤2循环255个控制时钟，运算结果存储在第二寄
存器中；如此完成G(00)、G(10)、G(20)与s0的运算；
以此类推，依次完成G(01)、G(11)、G(21)与s1的运算，…，G(0n-1)、
\tG(1n-1)、G(2n-1)与sn-1的运算；
最后，控制选通单元依次输出第一运算单元的运算结果p0、第二运算单元
的运算结果p1及第三运算...
【专利技术属性】
技术研发人员：顾明飞，
申请(专利权)人：成都凯腾四方数字广播电视设备有限公司，
类型：发明
国别省市：四川;51
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