用于测量SRAM阵列电容的测试电路及测量SRAM阵列电容的方法技术

本发明专利技术提供一种用于测量SRAM阵列电容的测试电路及测量SRAM阵列电容的方法。所述测试电路包括：待测SRAM阵列、用于与待测SRAM阵列进行比较的比较SRAM阵列、与待测SRAM阵列相对应的第一PMOS管和第一NMOS管、以及与比较SRAM阵列相对应的第二PMOS管和第二NMOS管。本发明专利技术所提供的用于测量SRAM阵列电容的测试电路仅在测试结构中添加若干器件，结构简单，易于实现，并且通过该测试电路，可以通过测量电流而非直接测量电容来间接测得电容，测量速度更快，测量精度更高。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种用于测量静态随机存储器(SRAM)阵列电容的测试电路及测量SRAM阵列电容的方法。
技术介绍
对于SRAM阵列电容来说，当前常用电桥法来测量电容。图1为当前常用的测量电容的电桥法电路图。如图1所示，电桥平衡时可以用等式Rx+l/j ω(:χ = R4/R3(R2+l/j coC2)来表示，则Cx = R3C2/R4。当前常用的用于SRAM阵列电容的测试结构通常采用LCR测试仪(例如Agilent4284)对电容进行直接测量。这类常规测试仪的精度不高，因此直接利用这类测试仪测量电容时的误差会比较大。并且，采用LCR测试仪测量电容时每次测试都要求电容校准(calibrat1n),比较麻烦。
技术实现思路
针对现有技术的不足，一方面，本专利技术提供一种用于测量SRAM阵列电容的测试电路，所述测试电路包括:待测SRAM阵列、用于与所述待测SRAM阵列进行比较的比较SRAM阵列、与所述待测SRAM阵列相对应的第一 PM0S管和第一 NM0S管、以及与所述比较SRAM阵列相对应的第二 PM0S管和第二 NM0S管。其中，所述第一 PM0S管的漏极连接第一电源，所述第二 PM0S管的漏极连接第二电源；所述第一 NM0S管的源极连接第三电源，所述第二 NM0S管的源极连接所述第三电源；所述第一PM0S管的栅极和所述第二PM0S管的栅极相连接，所述第一 NM0S管的栅极和所述第二 NM0S管的栅极相连接；所述待测SRAM阵列的第一端口连接所述第一 PM0S管的源极和所述第一 NM0S管的漏极，所述待测SRAM阵列的第二端口连接所述第三电源；所述比较SRAM阵列的第一端口连接所述第二 PM0S管的源极和所述第二 NM0S管的漏极，所述比较SRAM阵列的第二端口连接所述第三电源。在本专利技术的一个实施例中，所述测试电路包括多个所述比较SRAM阵列，并且多个所述比较SRAM阵列中的每一个均对应于一个所述第二 PM0S管和一个所述第二 NM0S管。在本专利技术的一个实施例中，所述待测SRAM阵列和所述比较SRAM阵列的区别在于存储容量不同。在本专利技术的一个实施例中，所述待测SRAM阵列和所述比较SRAM阵列包含的存储单元的个数不同。在本专利技术的一个实施例中，所述待测SRAM阵列和所述比较SRAM阵列的区别在于是否包含存储单元(cell)。在本专利技术的一个实施例中，所述待测SRAM阵列包含存储单元，所述比较SRAM阵列不包含存储单元。在本专利技术的一个实施例中，所述待测SRAM阵列和所述比较SRAM阵列的区别在于所包含的工序阶段不同。在本专利技术的一个实施例中，所述待测SRAM阵列包含前段工序(FE0L)，所述比较SRAM阵列不包含前段工序。 在本专利技术的一个实施例中，所述第一电源和所述第二电源相同，均为Vdd。在本专利技术的一个实施例中，所述第三电源为Vss。另一方面，本专利技术提供一种使用如上所述的测试电路测量SRAM阵列电容的方法。当所述测试电路工作时，在所述第一 PM0S管、所述第一 NM0S管、所述第二 PM0S管以及所述第二NM0S管上加脉冲，以使其导通或关闭；测量通过所述第一PM0S管的漏极的第一电流和通过所述第二 PM0S管的漏极的第二电流；以及基于所述第一电流和所述第二电流、所述脉冲的频率以及使所述测试电路工作的所述第一电源和所述第二电源的电压计算所述待测SRAM阵列的电容。在本专利技术的一个实施例中，在所述第一 NM0S管和所述第二 NM0S管上所加的脉冲的宽度小于在所述第一 PM0S管和所述第二 PM0S管上所加的脉冲的宽度。本专利技术所提供的用于测量SRAM阵列电容的测试电路仅在测试结构中添加若干器件，结构简单，易于实现，并且通过该测试电路，可以通过测量电流而非直接测量电容来间接测得电容，测量速度更快，测量精度更高。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中:图1示出了当前常用的测量电容的电桥法电路图；图2示出了根据本专利技术实施例的、用于测量SRAM阵列电容的测试电路的结构图；图3示出了在图2的PM0S管和NM0S管上所加的脉冲的波形图；图4示出了根据本专利技术另一个实施例的、用于测量SRAM阵列电容的测试电路的结构图；图5示出了根据本专利技术又一个实施例的、用于测量SRAM阵列电容的测试电路的结构图；以及图6示出了根据本专利技术再一个实施例的、用于测量SRAM阵列电容的测试电路的结构图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本专利技术提出的技术方案。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。实施例一一方面，本专利技术提供一种用于测量SRAM阵列电容的测试电路。图2示出了根据本专利技术实施例的、用于测量SRAM阵列电容的测试电路200的结构图。如图2所示，用于测量SRAM阵列电容的测试电路200包括待测SRAM阵列201、用于与待测SRAM阵列201进行比较的比较SRAM阵列202、与待测SRAM阵列相对应的第一 PM0S管203和第一 NM0S管204、以及与比较SRAM阵列202相对应的第二 PM0S管205和第二 NM0S管206。其中，第一 PM0S管203的漏极连接第一电源，第二 PM0S管205的漏极连接第二电源；第一 NM0S管204的源极连接第三电源，第二 NM0S管206的源极连接第三电源；第一 PM0S管203的栅极和第二 PM0S管205的栅极相连接，第一 NM0S管204的栅极和第二 NM0S管206的栅极相连接；待测SRAM阵列201的第一端口 A连接第一 PM0S管203的源极和第一 NM0S管204的漏极，待测SRAM阵列201的第二端口 B连接第三电源；比较SRAM阵列202的第一端口连接第二 PM0S管205的源极和第二 NM0S管206的漏极，比较SRAM阵列202的第二端口连接第三电源。如本领域普通技术人员所能理解的，第一电源和第二电源可以为不同的电源，也可以为相同的电源，例如第一电源和第二电源可以均为Vdd。第三电源可以为Vss。因此，测试电路200的电路板上可以至少需要5个焊盘(PA本文档来自技高网...

【技术保护点】
一种用于测量SRAM阵列电容的测试电路，其特征在于，所述测试电路包括：待测SRAM阵列、用于与所述待测SRAM阵列进行比较的比较SRAM阵列、与所述待测SRAM阵列相对应的第一PMOS管和第一NMOS管、以及与所述比较SRAM阵列相对应的第二PMOS管和第二NMOS管，其中，所述第一PMOS管的漏极连接第一电源，所述第二PMOS管的漏极连接第二电源；所述第一NMOS管的源极连接第三电源，所述第二NMOS管的源极连接所述第三电源；所述第一PMOS管的栅极和所述第二PMOS管的栅极相连接，所述第一NMOS管的栅极和所述第二NMOS管的栅极相连接；所述待测SRAM阵列的第一端口连接所述第一PMOS管的源极和所述第一NMOS管的漏极，所述待测SRAM阵列的第二端口连接所述第三电源；所述比较SRAM阵列的第一端口连接所述第二PMOS管的源极和所述第二NMOS管的漏极，所述比较SRAM阵列的第二端口连接所述第三电源。

【技术特征摘要】

【专利技术属性】
技术研发人员：张弓，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31