本发明专利技术公开了一种并行QRD-LSL均衡器的实现方法，包括如下步骤：步骤一，将输入数据流分成n组，前n-1组以0为起始值；步骤二，分配n-1个处理器进行运算，计算其中的部分解；步骤三，分配n-2个处理器计算并更新初始值，依照目标方程的运算类型，确定初始值同部分值合并方式；步骤四，各处理器在步骤三基础上根据递归方程计算预测值，并进行合并，通过本发明专利技术可以得到递归方程中的每一位数，供后续方程直接读取，大幅度提升系统吞吐率，本发明专利技术通过利用算法强度缩减变换减小乘法和加法器的数目，实现芯片面积增加小于线性增加幅度的目的。
【技术实现步骤摘要】
本专利技术涉及一种物理层自适应均衡器的并行实现方法，特别是涉及一种并行 QRD-LSL均衡器的实现方法。
技术介绍
QRD-LSL(基于QR分解的最小二乘格型自适应滤波器）的实现依赖QR分解中酉旋 转产生一个后阵列以消除前阵列的某一项，具有良好的数字特性，对输入数据相关矩阵特 征值的变化不敏感，具有良好的收敛特性，预测过程模块化和采用格型架构，具有良好的计 算效率。QRD-LSL属于格型架构，因此它所包含阶数的增加或者减少都不会影响其他各阶的 加权系数。QRD-LSL可以通过残差的均方值的大小来确定所需要的阶数，这样可以使得后续 阶次电路停止工作，降低功耗。然而，传统自适应算法实现的横向自适应均衡器的各阶参数 会随着阶数的变化而全局更新，这种情况会影响导致增加延时和降低收敛速度。 并行QRD-LSL架构是pipline架构的几何重复，级与级之间相互关联，阶与阶之间 相互独立。并行架构保持了QRD-LSL架构的属性的同时大幅度提高了均衡器的吞吐率，降 低了功耗。然而，得到这些红利的代价是增加芯片的面积，这是所有并行算法无法避免的， 只有通过算法强度缩减变换的办法来改进。。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之目的在于提供一种并行QRD-LSL均衡 器的实现方法，其通过利用算法强度缩减变换减小乘法和加法器的数目，实现芯片面积增 加小于线性增加幅度的目的。 为达上述及其它目的，本专利技术提出一种并行QRD-LSL均衡器的实现方法，包括如 下步骤： 步骤一，将输入数据流分成η组，前n-1组以0为起始值； 步骤二，分配n-1个处理器进行运算，计算其中的部分解； 步骤三，分配n-2个处理器计算并更新初始值，依照目标方程的运算类型，确定初 始值同部分值合并方式； 步骤四，各处理器在步骤三基础上根据递归方程计算预测值，并进行合并。 进一步地，该方法用于对具有较强依赖关系的递归方程进行并行化处理。 进一步地，在步骤一中，将输入数据流以分成5组为例，前4组以0为起始值。 进一步地，将输入数据流N分成5组，每N/5位数据为一组，i(1)~Ki(N/5) 为第一组，i(N/5+1)~Ki(2N/5)为第二组，i(2N/5+1)~Ki(3N/5)为第三组， 丨(3N/5+1)~K丨(4N/5)为第四组，丨(4N/5+1)~K丨(N)为第五组。 进一步地，在步骤二中，分配4个处理器进行运算。 进一步地，步骤二中，在步骤一的分组和初值设定基础上，第一处理器根据递归 方程计算部分解从i(1)到i(N/5-1)，第二处理器根据递归方程计算部分解从_ i(N/5+1)到Ki(2N/5-1)，第三处理器根据递归方程计算部分解从Ki(2N/5+1)到Bm_ 1 (3N/5-1)，第四处理器CPUD根据递归方程计算部分解从B"_i(3N/5+1)到(4N/5-1)。 进一步地，于步骤三中，步骤二的第一处理器计算的结果作为步骤三的第二处理 器的初值，步骤二的第二处理器计算的结果作为步骤三的第三处理器的初值，步骤二的第 三处理器计算的结果作为步骤三的第四处理器的初值，利用三个处理器对节点进行计算。 进一步地，于步骤四中，在步骤二和步骤三的初值基础上，第一处理器根据该递归 方程计算部分解得到新的预测值i(N/5+1)到i(2N/5)，第二处理器根据递归方程计 算部分解得到新的预测值i(2N/5+1)到i(3N/5)，第三处理器递归方程计算部分解得 到新的预测值i(3N/5+1)到i(4N/5)，第四处理器根据递归方程计算部分解得到新的 Β^^^Ν/δ+Ι)到匕-八吣。 进一步地，各处理器并行处理。 进一步地，实现过程中，该方法利用算法强度缩减变换减小乘法和加法器的数目 与现有技术相比，本专利技术一种并行QRD-LSL均衡器的实现方法实现了对具有较强 依赖关系的递归方程并行化处理方法，可以得到每一个数据的计算结果，供其他方程直接 读取，大幅度提升系统吞吐率，进一步降低了系统的功耗，并通过利用算法强度缩减变换减 小乘法和加法器的数目，实现芯片面积增加小于线性增加幅度的目的，【附图说明】 图1为本专利技术一种并行QRD-LSL均衡器的实现方法的步骤流程图； 图2为本专利技术具体实施例中递归方程i(η-1)并行处理数据的分配示意图； 图3为本专利技术具体实施例中i(η-1)的并行处理初始化设置示意图； 图4为若干递归方程的具体实现架构示意图； 图5为算法强度缩减对图4中的蝶形单元的处理结果； 图6为本专利技术之并行架构和串行架构在计算时间上的对比图； 图7为本专利技术之并行架构收敛效果图。【具体实施方式】 以下通过特定的具体实例并结合【附图说明】本专利技术的实施方式，本领域技术人员可 由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同 的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离 本专利技术的精神下进行各种修饰与变更。 本专利技术利用PC四核处理器对并行QRD-LSL算法进行验证。验证过程中需要解决 具有前向依赖关系方程的并行化处理，本专利技术以QRD-LSL算法前向预测阵列实值量为例说 明：B,.,,(/7-2)+6-,.,.. ,(/?-!)￡·,,".,(//-1)式1 图1为本专利技术一种并行QRD-LSL均衡器的实现方法的步骤流程图。如图1所示， 本专利技术一种并行QRD-LSL均衡器的实现方法，包括如下步骤： 步骤101，数据分组，将输入数据流分成5组，每N/5位数据为一组，前4组均以0 为起始值，计算结果是相互独立的每一组部分和。 图2为本专利技术具体实施例中递归方程并行处理数据的分配示意图。图2 是以第一阶前向线性预测实值量Jn-l)为例说明，由于阶与阶之间相互独立，可以类比 为并行研究中的任意阶。N是输入数据流位数。和B^O))是起始值，初始化为-1 和0〇 步骤102,分配四个处理器进行运算，计算部分解。在步骤101的分组和初值设定 基础上，第一处理器CPUA按式1计算部分解得到新的i(1)到B"_i(N/5-1)，第二处理 器CPUB按式1计算部分解得到新的Ki(N/5+1)到Ki(2N/5-1)，第三处理器CPUC按 式1计算部分解得到新的B"_i(2N/5+1)到B"_i(3N/5-1)，第四处理器CPUD按式1计算部 分解得到新的Β^ΟΝ/δ+Ι)到^_1(4"5-1)。其部分代码示意为： 步骤103,更新初始值，依照目标方程的运算类型，确定初始值同部分值合并方式， 例如本具体实例中需要将初始值同部分值相加。第一处理器CPU Α的初始值按步骤102的 结果进行更新，而步骤102计算的结果作为其他部分计算的初始值，即步骤102中第一处理 器CPU A计算的结果作为步骤103的第一处理器CPU A的初值，步骤102第一和二处理器 CPU B计算的结果作为步骤103的第二处理器CPU B的初值，步骤102第一、二和三处理器 CPU C计算的结果作为步骤103的第三处理器CPU C的初值，利用三个处理器对节点进行计 算。 因为i(N/5)的值已经计算得到，所以B"1(2N/5)=B"!(N/5)+1.CPUB I. CPU B为步骤102中第二处理器CPU B的计算结果. 依次类推可以得到本文档来自技高网...
【技术保护点】
一种并行QRD‑LSL均衡器的实现方法，包括如下步骤：步骤一，将输入数据流分成n组，前n‑1组以0为起始值；步骤二，分配n‑1个处理器进行运算，计算其中的部分解；步骤三，分配n‑2个处理器计算并更新初始值，依照目标方程的运算类型，确定初始值同部分值合并方式；步骤四，各处理器在步骤三基础上根据递归方程计算预测值，并进行合并。
【技术特征摘要】
【专利技术属性】
技术研发人员：姜道平，张钊锋，庄健敏，封松林，何润生，
申请(专利权)人：中国科学院上海高等研究院，
类型：发明
国别省市：上海;31
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