用于制备具有通过径向扩张降低的应变的异质结构的方法和装置制造方法及图纸

公开了用于制备具有降低的应变的异质结构的装置和方法。所述异质结构包括半导体结构，所述半导体结构顺应具有与所述结构不同的晶格常数的表面层以形成相对低的缺陷的异质结构。

【技术实现步骤摘要】
【国外来华专利技术】用于制备具有通过径向扩张降低的应变的异质结构的方法和装置相关申请的交叉引用本申请要求2012年12月31日提交的美国临时申请号61/747,613；2013年3月15日提交的美国临时申请号61/793,999；2013年3月15日提交的美国临时申请号61/790,445以及2013年3月15日提交的美国临时申请号61/788,744的优选权，其中每一个通过引用并入到这里。
本公开内容通常涉及具有降低的应变的半导体异质结构的制备，并且特别地，涉及具有半导体衬底的异质结构，其顺应具有与衬底不同的晶格常数的表面层，从而形成相对低缺陷的异质结构。
技术介绍
包括具有器件质量表面的器件层和具有与器件层的材料不同的晶格结构的衬底的多层结构对许多不同目的有用。这些多层结构典型地包含具有不同的晶格常数的材料的多层。在层之间的晶格失配导致层要被应变。在器件层中失配位错自发地形成以弛豫(relax)在层之间的应变。这样的位错降低多层半导体结构的质量和效用。出现对于用于弛豫在晶格失配的半导体层之间的应变的方法和对于导致基本上没有位错的衬底和器件层的方法的继续需要。
技术实现思路
本公开内容的一方面旨在一种用于在异质结构中弛豫应变的方法，所述异质结构包括衬底、在所述衬底上设置的表面层以及在所述衬底和所述表面层之间的界面。所述衬底包含中心轴、通常垂直于所述中心轴的背表面以及穿过所述中心轴跨所述衬底延伸的直径。在所述衬底中形成位错源层。将所述衬底径向扩张以产生位错并且从所述位错源层将所述位错朝向所述表面层滑动。本公开内容的另一方面旨在一种用于制备弛豫的异质结构的方法。在所述半导体衬底的前表面上沉积表面层，从而在所述表面层与所述衬底之间产生应变。在所述衬底中形成位错源层。通过径向扩张所述衬底弛豫在所述表面层与所述衬底中的所述应变，以产生位错并且从所述位错源层将所述位错朝向所述表面层滑动。本公开内容的又一方面旨在一种用于径向扩张具有前表面、背表面以及周向边缘的半导体结构的装置。所述装置包括结构夹持物，所述结构夹持物包括用于邻近所述结构的周向边缘接触所述结构的顶板和背板。所述顶板适合于接触所述结构的所述前表面，并且所述背板适合于接触所述结构的所述背表面。所述顶板和背板进一步适合于在所述顶板、背板以及所述结构的周向边缘之间形成外围腔。本公开内容的附加方面旨在一种用于径向扩张具有前表面、背表面、周向边缘以及中心轴的半导体结构的装置。所述装置包括向内指向中心轴的三角形-形状段。所述段被配置为用于从所述中心轴向外移动以使得所述结构扩张。在每个段中形成流体通道用于在所述段与结构之间形成真空。附图说明图1为硅异质结构的截面示意图；图2为示出用于制备异质结构的方法的流程图；图3-4为半导体结构和用于扩张半导体结构的结构夹持物的截面图；图5为半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图6-7为具有涂层在其上的半导体结构和图3的结构夹持物的截面图；图8为半导体结构和用于扩张在其中设置有图3的结构夹持物的结构的装置的截面示意图；图9为半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图10为半导体结构和具有用于扩张半导体结构的压缩板的结构夹持物的截面图；图11为半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图12为半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图13为半导体结构和具有用于扩张半导体结构的压缩板的结构夹持物的截面图；图14为多个半导体结构和用于扩张半导体结构的结构夹持物的截面图；图15为多个半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图16为用于扩张半导体结构的结构夹持物的另一实施例的顶视图；图17为半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图18为具有槽的半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图19为半导体结构和具有顶板的图18的结构夹持物的截面图；图20为具有两个槽的半导体结构和用于扩张半导体结构的结构夹持物的另一实施例的截面图；图21为半导体结构和具有凸缘的结构夹持物的另一实施例的截面图；在整个附图中相应的参考字符表示相应的部分。具体实施方式依照本公开内容的一个或多个方面，具有在衬底与具有与衬底不同的晶格常数的表面层之间的降低的应变的异质结构被诸如通过图2的方法制备。此处表面层也被称为“外延层”、“异质外延层”、“沉积膜”、“膜”、“异质层”或“沉积层”。可以形成具有基本上弛豫的表面层和降低的失配位错的浓度的异质结构，该失配位错也被称为穿透(threading)位错。通常，本公开内容的方法包括在半导体衬底中形成位错源层，在位错源层的形成之前或之后在衬底上沉积异质层，并且径向扩张异质结构以产生(即，“激活”)位错，以及从位错源层滑动位错朝向表面层。通过施加应力(例如，张力)到衬底同时发生源层的激活和从源层朝向具有沉积层的界面的位错的滑动。在一个或多个步骤中并且以各种组合施加应力，以激活并滑动位错，从而塑性拉伸异质结构。异质层具有晶格常数aSl，其不同于衬底的天然晶格常数aS，以在衬底的表面上形成膜。通常，异质层的晶格常数aSl大于衬底的天然晶格常数aS，以便通过控制通过扩张在衬底中的位错环的产生与滑动，塑性变形衬底并且更适合地对准膜的晶格，从而允许膜被完全地弛豫膜并且在衬底上具有降低的密度的穿透位错。本公开内容的方法具有超过用于弛豫异质层的常规的方法的若干优势。常规方法在膜与衬底之间的应力中产生大的不对称，其导致在应力为最大的地方(即，膜)的位错生成。通过将位错环限制于膜，位错留下段作为降低的穿透位错。已经采用许多的努力试图最小化这样的穿透位错的密度。对比而言，本公开内容的方法用在衬底中发生的位错生成导致应力的不对称(例如，通过弱化衬底且在弱化衬底时在其中使用相对薄的膜以避免错生成)。这允许限制位错到衬底，同时在衬底与膜之间的界面处形成失配位错层。当通过各种可控的方式引入位错而弱化衬底时，施加外部应力到系统以激活位错。这不同于常规方法，其由于相对大的本征、内部应力导致自弛豫(即，弛豫而没有外部应力的施加)。本公开内容的方法涉及弛豫而不是通过自弛豫，通过用相对薄的膜在适当的温度弱化和应用的外部应力从而没有发生自弛豫。I.半导体衬底参照图1，半导体衬底1可能为适合于用作用于支撑表面层的衬底的任何单晶半导体材料，该表面层诸如，通过化学气相沉积的外延层的沉积。通常，半导体衬底由选自下列的材料组成：硅、碳化硅、蓝宝石、锗、锗硅、氮化镓、氮化铝、砷化镓、铟镓砷或及其任何组合。典型地，半导体衬底由硅组成。半导体衬底1为如在下文中更详细的描述的适合于使用作为用于沉积表面层的衬底和适合于施加应力到衬底材料的任何形状。典型地，半导体衬底具有中心轴2；具有沉积层7和背表面4的界面3，衬底-表面层界面3和背表面4通常垂直于中心轴2；厚度t，对应于从界面到衬底的背表面的距离；周向边缘5；以及直径D，通过中心轴跨衬底延伸。应当指出，用于阐述目的，将背表面4描述为在其处或其附近将形成位错源层的相对表面，并且照此在此处被称为“相对表面”和/或“受损的表面”。在此方面，异质结构本身和下文描述的沉积层7通常与衬底1同心，并且本文档来自技高网...

【技术保护点】
一种用于弛豫在异质结构中应变的方法，所述异质结构包括衬底、在所述衬底上设置的表面层以及在所述衬底与所述表面层之间的界面，所述衬底包括中心轴、通常垂直于所述中心轴的背表面以及跨所述衬底穿过所述中心轴延伸的直径，所述方法包括：在所述衬底中形成位错源层；以及径向扩张所述衬底以产生位错并且从所述位错源层将所述位错朝向所述表面层滑动。

【技术特征摘要】
【国外来华专利技术】2012.12.31 US 61/747,613;2013.03.15 US 61/788,744;1.一种用于弛豫在异质结构中应变的方法，所述异质结构包括衬底、在所述衬底上设置的表面层以及在所述衬底与所述表面层之间的界面，所述衬底包括中心轴、垂直于所述中心轴的背表面以及跨所述衬底穿过所述中心轴延伸的直径，所述方法包括：在所述衬底中形成位错源层；以及径向扩张所述衬底以产生位错并且从所述位错源层将所述位错朝向所述表面层滑动。2.根据权利要求1所述的方法，其中，将所述位错滑动到衬底-表面层界面并且在所述界面处形成失配界面位错。3.根据权利要求1或2所述的方法，其中，所述结构的所述直径为150mm或更多。4.根据权利要求3所述的方法，其中，所述结构的所述直径为200mm或更多。5.根据权利要求4所述的方法，其中，所述结构的所述直径300mm或更多。6.根据权利要求5所述的方法，其中，所述结构的所述直径为450mm或更多。7.根据权利要求1或2所述的方法，其中，所述衬底由下列的材料组成：硅、碳化硅、蓝宝石、锗、硅锗、氮化镓、氮化铝、砷化镓、铟镓砷或及其任何组合。8.根据权利要求1或2所述的方法，其中，所述表面层由下列材料组成：硅、碳化硅、蓝宝石、锗、硅锗、氮化镓、氮化铝、砷化镓、铟镓砷或及其任何组合。9.根据权利要求1或2所述的方法，其中，所述表面层由硅锗组成。10.根据权利要求6所述的方法，其中，所述衬底由硅组成。11.根据权利要求1或2所述的方法，其中，所述衬底由硅组成。12.根据权利要求1或2所述的方法，其中，通过从包括半导体材料的锭切片所述衬底来形成所述位错源层。13.根据权利要求1或2所述的方法，其中，通过研磨所述衬底的所述背表面来形成所述位错源层。14.根据权利要求1或2所述的方法，其中，通过喷砂所述衬底的所述背表面来形成所述位错源层。15.根据权利要求1或2所述的方法，其中，通过将离子注入到所述衬底中穿过所述衬底的所述背表面来形成所述位错源层。16.根据权利要求1或2所述的方法，其中，将所述衬底加热到至少550℃同时径向扩张所述异质结构。17.根据权利要求15所述的方法，其中，将所述衬底加热到至少650℃同时径向扩张所述异质结构。18.根据权利要求17所述的方法，其中，将所述衬底加热到至少700℃同时径向扩张所述异质结构。19.根据权利要求1或2所述的方法，其中，从550℃到1000℃加热所述衬底同时径向扩张所述异质结构。20.根据权利要求19所述的方法，其中，从650℃到1000℃加热所述衬底同时径向扩张所述异质结构。21.根据权利要求20所述的方法，其中，从700℃到1000℃加热所述衬底同时径向扩张所述异质结构。22.根据权利要求1或2所述的方法，其中，在所述径向扩张期间，将应力施加到所述异质结构，所述应力为至少5MPa。23.根据权利要求22所述的方法，其中，所述应力为至少10MPa。24.根据权利要求1或2所述的方法，其中，在所述径向扩张期间，将应力施加到所述异质结构，所述应力为从5MPa到100MPa。25.根据权利要求24所述的方法，其中，所述应力为从10MPa到100MPa。26.根据权利要求25所述的方法，其中，所述应力为从10MPa到50MPa。27.根据权利要求26所述的方法，其中，所述应力为从10MPa到25MPa。28.根据权利要求1或2所述的方法，其中，将所述衬底径向扩张持续至少10秒。29.根据权利要求28所述的方法，其中，将所述衬底径向扩张持续从10秒到5小时的一段时间。30.根据权利要求29所述的方法，其中，将所述衬底径向扩张持续从10分钟到20分钟的一段时间。31.根据权利要求1或2所述的方法，其中，径向扩张所述衬底的步骤包含径向扩张所述异质结构。32.根据权利要求1或2所述的方法，其中，在所述径向扩张期间将应力S1施加到所述异质结构，所述方法进一步包括将所述应力S1降低到应力S2，S2小于S1，S2为小于在其处从所述位错源层产生位错的阈值并且在允许存在的位错朝向所述衬底-表面层界面滑动以产生没有位错的衬底的阈值之上的应力。33.根据权利要求1或2所述的方法，其中，所述表面层没有穿透位错或具有小于104穿透位错/cm2的浓度的穿透位错。34.根据权利要求1或2所述的方法，其中，所述表面层跨所述衬底的所述直径连续地延伸。35.根据权利要求1或2所述的方法，其中，所述表面层包含不连续段。36.一种用于制备弛豫的异质结构的方法，所述方法包括：在半导体衬底的前表面上沉积表面层，从而在所述表面层与所述衬底之间产生应变；通过权利要求...

【专利技术属性】
技术研发人员：R·J·法尔斯特，V·V·沃龙科夫，J·A·皮特尼，P·D·阿尔布雷克特，
申请(专利权)人：太阳能爱迪生半导体有限公司，
类型：发明
国别省市：新加坡;SG