低压差电压调节器制造技术

本发明专利技术提供一种低压差电压调节器，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO。功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；运算放大器的第一输入端与输出端VO相连，第二输入端与第二参考电压相连，其输出端与控制晶体管的控制端相连，控制晶体管的一个连接端与功率管的漏极相连，控制晶体管的另一个连接端与接地端相连。与现有技术相比，本发明专利技术增加有第二反馈环路，当功率管的漏电较大时，由第二反馈环路调整输出电压并抵消功率管的漏电，这样可以减小低压差电压调节器的静态电流。

【技术实现步骤摘要】
低压差电压调节器
本专利技术涉及电路设计
，特别涉及一种超低功耗的低压差电压调节器。
技术介绍
请参考图1所示，其为传统的一种低压差电压调节器的电路示意图。该低压差电压调节器包括误差放大器EA，输出功率PMOS管MP5，分压电阻R1和R2，输出电容C1。随着电子技术的发展，低功耗越来越被青睐，例如，蓝牙4.0或物联网系统中，需要电路的待机功耗越来越低，待机功耗越低意味着电池的续航时间越长，近年来低压差电压调节器的待机功耗朝着1微安以下的趋势发展。为了进一步减小待机功耗，一方面需要减小误差放大器EA的静态电流消耗，同时需要减小电阻R1和R2上消耗的电流，但减小电阻R1和R2的功耗受制于功率管MP5的漏电，其原因在于，如果电阻R1和电阻R2的电流消耗被减小至小于功率管MP5的漏电，将导致当输出端VO的负载接近空载时(例如，负载进入待机状态时，可能负载电流减小到接近零)，输出电压VO偏高，可能将负载电路击坏。误差放大器EA最大调节能力是将功率管MP5的栅极调整到等于输入电压VIN(即功率管MP5的源极电压)，但由于亚阈值漏电导致此时功率管MP5仍存在较大漏电。功率管MP5的漏电随着工艺偏差会变化，也会随着温度的变化而变化。一般工艺在快速工艺角(fastcorner)且最大工作温度时漏电最大，例如，对某一工艺来说，其在快速工艺角且最大工作温度时功率管MP5的漏电为100nA(纳安)，则分压电阻R1和R2形成的电流要大于100nA，由于电阻R1和R2一般集成到电压调节器中，其产生偏差可能达到+/-40％。为了保证在最差情况下+40％偏差时，其电流消耗仍然大于100nA，则典型情况电阻R1和R2消耗的电流应设计为100nA(1+40％)＝140nA,这样，在上述例子中，电阻R1和R2的典型电流消耗只能被设计为140nA或更大。因此，有必要提供一种改进的技术方案来解决上述问题。
技术实现思路
本专利技术的目的在于提供一种低压差电压调节器，其可以减小低压差电压调节器的静态电流，从而进一步降低低压差电压调节器的待机功耗。为了解决上述问题，本专利技术提供一种低压差电压调节器，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO。所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连。进一步的，所述功率管为PMOS晶体管MP5，所述误差放大器的第一输入端为正相输入端，其第二输入端为负相输入端。进一步的，所述控制晶体管为NMOS晶体管MN1，所述控制晶体管的一个连接端为漏极，另一个连接端为源极，其控制端为栅极；或者，所述控制晶体管为NPN晶体管，所述控制晶体管的一个连接端为集电极，另一个连接端为射极，其控制端为基极。所述运算放大器的第一输入端为正相输入端，其第二输入端为负相输入端。进一步的，所述控制晶体管为PMOS晶体管MP1，所述控制晶体管的一个连接端为源极，另一个连接端为漏极，其控制端为栅极；或者所述控制晶体管为PNP晶体管，所述晶体管的一个连接端为射极，另一个连接端为集电极，其控制端为基极。所述运算放大器的第一输入端为负相输入端，其第二输入端为正相输入端。进一步的，当功率管的漏电小于输出端的负载电流时，输出端的电压由功率管和误差放大器构成的第一反馈环路决定；当功率管的漏电大于输出端的负载电流时，输出端的电压由运算放大器、控制晶体管形成的第二反馈环路决定，稳定时功率管的漏电被控制晶体管的电流抵消。第二参考电压被设置为大于或等于VR+Ve1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。进一步的，所述低压差电压调节器还包括连接于所述功率管的漏极和接地端之间的反馈电压采样电路，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并通过其输出端输出采样电压。进一步的，当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，所述输出端VO的电压由功率管、误差放大器、反馈电压采样电路构成的第一反馈环路决定；当功率管的漏电大于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压由运算放大器、控制晶体管构成的第二反馈环路决定，稳定时，功率管的漏电被控制晶体管的电流抵消。进一步的，所述反馈电压采样电路包括串联于所述功率管的漏极和接地端之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路的输出端。当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR.(R1+R2)/R1，其中，VR为第一参考电压VR的电压值，R1为电阻R1的电阻值，R2为电阻R2的电阻值；当功率管的漏电大于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR2，VR2为第二参考电压VR2的电压值。进一步的，第二参考电压被设置为大于VR.(R1+R2)/R2+Ve1.(R1+R2)/R1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。为了解决上述问题，本专利技术提供另一种低压差电压调节器，其包括功率管MP5、PMOS晶体管MP1，电流源I1、I2和I3，PMOS晶体管MPe1、MPe2、MPe3、MPe4、MPe5和MPe6，NMOS晶体管MNe1、MNe2、MNe3、MNe4和MNe5，电容Cc。功率管MP5的源极与电源端相连，其漏极与输出端VO相连；PMOS晶体管MP1的源极与输出端VO相连，其漏极与接地端相连，所述PMOS晶体管MPe3、MPe4、MPe5和MPe6的源极均与所述电源端相连；PMOS晶体管MPe3的栅极与其漏极相连，PMOS晶体管MPe4和MPe5的栅极均与所述PMOS晶体管MPe3的栅极相连，PMOS晶体管MPe5的漏极与所述PMOS晶体管MP1的栅极相连；PMOS晶体管MPe6的栅极与PMOS晶体管MPe4的漏极相连，其漏极与功率管MP5的栅极相连。所述电流源I1的正极与电源端相连，其负极与所述PMOS晶体管MPe1的源极和MPe2的源极之间的连接节点相连；所述电流源I2的正极与PMOS晶体管MPe6的漏极相连，其负极与接地端相连；所述电流源I3的正极与PMOS晶体管MPe5的漏极相连，其负极与接地端相连；电容Cc连接于所述PMOS晶体管MPe4的漏极和输出端VO之间；PMOS晶体管MPe1的栅极与输出端VO相连，PMOS晶体管MPe2的栅极与第一参考电压相连。NMOS晶体管MNe本文档来自技高网...

【技术保护点】
一种低压差电压调节器，其特征在于，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO，所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连。

【技术特征摘要】
1.一种低压差电压调节器，其特征在于，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO，所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连，当所述功率管的漏电小于输入端的负载电流时，输出端的电压由功率管、误差放大器形成的第一反馈环路决定，输出端的电压被调整等于第一参考电压；当所述功率管的漏电大于输出端的负载电流时，输出端的电压由运算放大器和控制晶体管形成的第二反馈环路决定，输出端的电压将被调整等于第二参考电压，稳定时，功率管的漏电被控制晶体管的电流抵消，第二参考电压被设置为大于或等于VR+Ve1+Ve2，其中，VR为第一参考电压VR的电压值，Ve1为误差放大器等效输入失配电压的最大值，Ve2为运算放大器的等效输入失配电压的最大值；且第二参考电压被设置为小于以输出端VO为供电电源的被供电电路的最高耐受电压值。2.根据权利要求1所述的低压差电压调节器，其特征在于，所述功率管为PMOS晶体管MP5，所述误差放大器的第一输入端为正相输入端，其第二输入端为负相输入端。3.根据权利要求2所述的低压差电压调节器，其特征在于，所述控制晶体管为NMOS晶体管MN1，所述控制晶体管的一个连接端为漏极，另一个连接端为源极，其控制端为栅极；或者，所述控制晶体管为NPN晶体管，所述控制晶体管的一个连接端为集电极，另一个连接端为射极，其控制端为基极，所述运算放大器的第一输入端为正相输入端，其第二输入端为负相输入端。4.根据权利要求2所述的低压差电压调节器，其特征在于，所述控制晶体管为PMOS晶体管MP1，所述控制晶体管的一个连接端为源极，另一个连接端为漏极，其控制端为栅极；或者所述控制晶体管为PNP晶体管，所述晶体管的一个连接端为射极，另一个连接端为集电极，其控制端为基极，所述运算放大器的第一输入端为负相输入端，其第二输入端为正相输入端。5.一种低压差电压调节器，其特征在于，其包括功率管、误差放大器、运算放大器、控制晶体管和输出端VO，所述功率管的源极与电源端相连，其漏极与输出端VO相连，其栅极与误差放大器的输出端相连，误差放大器的第一输入端与所述功率管的漏极相连，误差放大器的第二输入端与第一参考电压相连；所述运算放大器的第一输入端与所述输出端VO相连，第二输入端与第二参考电压相连，其输出端与所述控制晶体管的控制端相连，所述控制晶体管的一个连接端与功率管的漏极相连，所述控制晶体管的另一个连接端与接地端相连，其特征在于，其还包括连接于所述功率管的漏极和接地端之间的反馈电压采样电路，所述反馈电压采样电路的输出端与所述误差放大器的第一输入端相连，所述反馈电压采样电路用于采样所述输出端VO的电压并通过其输出端输出采样电压，所述反馈电压采样电路包括串联于所述功率管的漏极和接地端之间的电阻R2和电阻R1，电阻R2和电阻R1之间的连接节点为所述反馈电压采样电路的输出端，当功率管的漏电小于所述反馈电压采样电路的电流和输出端VO的负载电流之和时，输出端VO的电压调整等于VR·(R1+R2)/R1，其中，VR为第一参考电压VR的电压值，R1为电阻R1的电阻值，R2为电阻R2的电阻值；当功率管的漏电大于所述反馈电压...

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：发明
国别省市：江苏;32