数字小数分频锁相环控制方法及锁相环技术

本发明专利技术实施例提供一种数字小数分频锁相环控制方法及锁相环，该锁相环包括控制装置、TDC、DLF、DCO、DIV、SDM，控制装置根据频率控制字和分频控制字对参考时钟的有效沿进行延迟处理得到延迟参考时钟；将延迟参考时钟发送给TDC使TDC对延迟参考时钟和反馈时钟进行鉴相处理。在锁相环中增设的控制装置可以根据当前的频率控制字和分频控制字对参考时钟进行延迟处理，使得反馈时钟与延迟参考时钟具有相近的有效沿对应时间，从而TDC仅需要处理很小时域输入范围的鉴相信号，大大降低了TDC的设计难度及对TDC分辨率的需求，使得TDC的设计简单、自由，从而保证了锁相环的设计自由度以及简单有效。

【技术实现步骤摘要】
数字小数分频锁相环控制方法及锁相环
本专利技术属于电子
，尤其是涉及一种数字小数分频锁相环控制方法及锁相环。
技术介绍
无线射频收发信机中，广泛采用基于锁相环(Phase-LockedLoop，PLL)结构的频率综合器以产生本地振荡信号，简称本振信号，完成数据信号的频率搬移操作。在无线通信系统中，尤其是无线终端中，出于成本等因素的考虑，广泛采用了零中频(ZeroIntermediate-Frquency，ZIF)射频收发信机架构。在此类架构的射频收发信机中，无论是信号发射通道，还是信号接收通道，都要求本振信号的频率和射频载频信号的频率完全相同。也就是说，作为产生本振信号的装置，基于锁相环的频率综合器具备足够高的输出频率精度。例如对于蜂窝无线通信系统，射频频率的步长为100kHz。则要求应用于此类系统的锁相环频率综合器能够以100kHz的精度输出本振信号。无线通信系统中，用作频率综合器的锁相环模块，输出射频频率fRF与输入参考时钟频率fREF之间需满足下式所述的倍数关系：fRF＝FCW×fREF上式中FCW(FrequencyControlWord，FCW)为锁相环的频率控制字。按照FCW取值的类型，即输出射频频率与输入参考时钟频率之间的相对关系，锁相环可分为如下两类：(1)整数分频锁相环。此类锁相环中，FCW为一正整数，即输出射频频率为输入参考时钟频率的整数倍。对于上述要求100kHz频率精度的频率综合器，则要求输入参考时钟也是fREF＝100kHz。(2)小数分频锁相环。此类锁相环中，FCW可以有小数部分。则锁相环的输出射频频率精度，可以小于参考时钟频率。即参考时钟的频率选择将不再受射频频率精度的限制。由于锁定时间、积分相位噪声以及设计灵活性等几个方面的优势，相对于整数分频锁相环，小数分频锁相环在现代无线通信射频系统中得到了更加广泛的应用。另外，近几年出现的数字锁相环架构，将锁相环对相位信号的处理转移到数字域进行，并通过数字过采样技术输出高精度的振荡器控制信号，很好的实现了锁相环的数字化设计，以明显的优势取代传统的模拟结构锁相环，得到广泛应用。如图1所示的一种目前广泛使用的数字小数分频锁相环结构，包含了如下几种基本构成要素：(1)时间-数字转换器(Time-to-DigitalConverter，TDC)，用于鉴别参考时钟CLK_REF与反馈时钟信号CLK_DIV之间的时间差，并将此时间差转换为数字信号TDC_OUT。(2)数字环路滤波器(DigitalLoopFilter，DLF)，对TDC_OUT信号进行滤波，输出数字化的振荡器频率控制信号DLF_OUT。(3)数控振荡器(DigitalControlledOscillator，DCO)，用于产生振荡信号F_DCO，其为数字信号。(4)反馈分频器(Frequencydivider，DIV)，用于在Sigma-Delta调制器的控制下输出分频值，并采用该分频值对F_DCO进行分频处理，将分频处理后的信号CLK_DIV输入TDC，以对CLK_REF与CLK_DIV进行鉴相处理。(4)Sigma-Delta调制器(Sigma-Deltamodulator，SDM)，用于实现小数分频操作。这一操作的基本原理是，采用SDM规律性的控制DIV的分频比，使得锁相环的反馈分频比在两个或多个正整数值之间有规律的切换，最终获得均值分频比为所需的小数分频值。例如，小数分频锁相环设定的频率控制字为：上式中fDCO和fREF分别为振荡器输出信号的频率和参考时钟的频率。上式采用N.F的形式表示一个小数分频比，其中N为分频比的整数部分，而F为分频比的小数部分。将频率控制字FCW送入SDM中，则可在SDM的输出得到一系列在N附近的整数分频值，即：NDIV∈{...,N-2,N-1,N,N+1,N+2,...}上式中，NDIV为SDM输出的反馈分频器的分频控制字，而N则为锁相环频率控制字(FCW)的整数部分。NDIV的具体取值范围取决于SDM的设计类型。在上述现有的数字小数分频锁相环中，受SDM的控制，反馈分频器DIV的分频比是在多个整数值之间有规律的变动。因此，在锁相环锁定状态下，DIV的输出CLK_DIV不是一个稳定频率的信号，如图2所示，假设锁相环的数控振荡器DCO的输出频率为fDCO，则其周期为TDCO＝1/fDCO。假设在第k个采样时刻，DIV的分频比为NDIV[k]，则在该时刻，反馈时钟CLK_DIV的瞬时周期为：TDIV[k]＝TDCO×NDIV[k]由上式可知，由于在小数分频锁相环的锁定状态下，NDIV值会受到SDM的控制而有规律的变化，因此，反馈时钟CLK_DIV的周期也会相应变化。而与之相对应的，参考时钟CLK_REF的周期TREF则是稳定不变的。则如图2所示，在小数分频锁定状态下，参考时钟CLK_REF与反馈时钟CLK_DIV之间始终存在以一定规律变化的较大时域偏差，在图2中，第k个采样时刻的时域偏差表示为ΔTTDC[k]。也就是说，在现有数字小数锁相环中，用来鉴别CLK_REF与CLK_DIV之间时间偏差的时间-数字转换器(TDC)需要能够精确处理一定范围的时域输入。TDC的设计的另外一个重要约束条件是其分辨率。在数字锁相环中，TDC的功能是识别参考时钟CLK_REF与反馈时钟CLK_DIV两个输入时钟信号之间的时间差(或相位差)，并以一定的分辨率将该时间差转换成数字信号。其操作可简单描述为：上式中，RTDC为TDC的分辨率，INT()函数完成取整数操作。作为一种特殊类型的模拟-数字转换器，分辨率RTDC决定了TDC输出的量化噪声水平，在数字锁相环中，亦即决定了带内相位噪声水平。对于应用于蜂窝移动通信系统的数字小数锁相环，计算得到的TDC分辨率要求，通常是RTDC<10ps。而对于无线局域网等对带内相噪有更加苛刻要求的系统，会对TDC的分辨率提出更高的要求。综上所述，TDC的设计需要兼顾考虑输入时域范围，以及分辨率两个重要的要素。但范围和精度之间通常存在比较紧密的折中关系，往往很难同时满足上述两个维度的需求。由于TDC本身结构的限制，为满足上述需求，对TDC的设计提出了非常大的挑战。因此，如何能够以简单有效地手段降低TDC的设计难度，保证良好的数字小数分频锁相环系统设计的自由度是一个亟待解决的难题。
技术实现思路
针对上述存在的问题，本专利技术实施例提供一种数字小数分频锁相环控制方法及锁相环，以简单有效地手段降低了输入TDC的时域范围，从而降低了TDC设计难度的同时，保证了数字小数分频锁相环系统设计的自由度和简单有效。第一方面，本专利技术实施例提供了一种数字小数分频锁相环，包括：控制装置，以及时间-数字转换器TDC、数字环路滤波器DLF、数控振荡器DCO、反馈分频器DIV和Sigma-Delta调制器SDM；所述控制装置的输出端与所述TDC的第一输入端连接；所述TDC的输出端与所述DLF的输入端连接，所述DLF的输出端与所述DCO的输入端连接，所述DCO的输出端与所述DIV的第一输入端连接；所述DIV的输出端与所述TDC的第二输入端连接；所述DIV的第二输入端与所述SDM的输出端连接，所述控制装置的第一输入端与所述SDM的输出端连接，所述控制装置本文档来自技高网...

【技术保护点】
一种数字小数分频锁相环，其特征在于，包括控制装置，以及时间‑数字转换器TDC、数字环路滤波器DLF、数控振荡器DCO、反馈分频器DIV和Sigma‑Delta调制器SDM；所述控制装置的输出端与所述TDC的第一输入端连接；所述TDC的输出端与所述DLF的输入端连接，所述DLF的输出端与所述DCO的输入端连接，所述DCO的输出端与所述DIV的第一输入端连接；所述DIV的输出端与所述TDC的第二输入端连接；所述DIV的第二输入端与所述SDM的输出端连接，所述控制装置的第一输入端与所述SDM的输出端连接，所述控制装置的第二输入端与所述SDM的输入端连接，所述控制装置的第三输入端接收所述锁相环的参考时钟；所述SDM用于根据输入所述SDM的频率控制字得到分频控制字；所述DIV用于根据所述分频控制字对所述DCO的输出信号进行分频处理，得到反馈时钟；所述控制装置用于根据所述频率控制字和所述分频控制字对所述参考时钟的有效沿进行延迟处理，得到延迟参考时钟；所述TDC用于对所述反馈时钟和所述延迟参考时钟进行鉴相处理，得到所述延迟参考时钟与所述反馈时钟之间的时间差；所述DLF用于对所述TDC鉴相处理后输出的时间差进行滤波处理得到处理结果；所述DCO用于根据所述处理结果得到所述输出信号。...

【技术特征摘要】
1.一种数字小数分频锁相环，其特征在于，包括控制装置，以及时间-数字转换器TDC、数字环路滤波器DLF、数控振荡器DCO、反馈分频器DIV和Sigma-Delta调制器SDM；所述控制装置的输出端与所述TDC的第一输入端连接；所述TDC的输出端与所述DLF的输入端连接，所述DLF的输出端与所述DCO的输入端连接，所述DCO的输出端与所述DIV的第一输入端连接；所述DIV的输出端与所述TDC的第二输入端连接；所述DIV的第二输入端与所述SDM的输出端连接，所述控制装置的第一输入端与所述SDM的输出端连接，所述控制装置的第二输入端与所述SDM的输入端连接，所述控制装置的第三输入端接收所述锁相环的参考时钟；所述SDM用于根据输入所述SDM的频率控制字得到分频控制字；所述DIV用于根据所述分频控制字对所述DCO的输出信号进行分频处理，得到反馈时钟；所述控制装置用于根据所述频率控制字和所述分频控制字对所述参考时钟的有效沿进行延迟处理，得到延迟参考时钟；所述TDC用于对所述反馈时钟和所述延迟参考时钟进行鉴相处理，得到所述延迟参考时钟与所述反馈时钟之间的时间差；所述DLF用于对所述TDC鉴相处理后输出的时间差进行滤波处理得到处理结果；所述DCO用于根据所述处理结果得到所述输出信号；其中，所述控制装置包括：控制器和数字-时间转换器DTC；所述控制器的第一输入端与所述控制装置的第一输入端连接，所述控制器的第二输入端与所述控制装置的第二输入端连接；所述控制器的第一输出端与所述DTC的第一输入端连接；所述DTC的第二输入端与所述控制装置的第三输入端连接；所述DTC的输出端与所述控制装置的输出端连接；所述控制器用于接收所述频率控制字以及所述分频控制字，并根据所述频率控制字和所述分频控制字确定延迟控制信号的值；所述DTC用于根据所述延迟控制信号的值对所述参考时钟的有效沿进行延迟处理，得到所述延迟参考时钟。2.根据权利要求1所述的锁相环，其特征在于，所述控制器为数字逻辑电路。3.根据权利要求1所述的锁相环，其特征在于，所述控制器具体用于根据如下公式确定所述延迟控制信号的值DDTC[k]：其中，DDTC[k]为在第k个采样时刻时的延迟控制信号的值，NDIV[i]为所述SDM在第i个采样时刻输出的分频控制字的瞬时值，N.F为所述频率控制字的取值，其中N为所述频率控制字的整数部分，.F表示所述频率控制字的小数部分。4.根据权利要求1-3中任一项所述的锁相环，其特征在于，所述控制器的第三输入端与所述TDC的输出端连接，所述控制器的第二输出端与所述DTC的第二输入端连接；所述控制器还用于根据所述频率控制字、所述分频控制字和所述TDC输出的时间差确定增益控制信号的值，所述增益控制信号用于控制所述延迟控制信号的调节增益。5.根据权利要求4所述的锁相环，其特征在于，所述控制器具体用于采用预设自适应校正算法，根据如下公式确定所述增益控制信号的值GDTC[k]：其中，GDTC[k]为在第k个采样时刻时的增益控制信号的值；KLMS为所述自适应校正算法的增益；DTDC[i]为在第i个采样时刻时所述TDC输出的时间差，sgn()为符号函数。6.根据权利要求5所述的锁相环，其特征在于，所述延迟参考时钟相对于所述参考时钟的延迟为ΔTDTC[k]＝DDTC[k]×KDTC[k]，其中，KDTC[k]为所述第k个采样时刻时所述延迟控制信号...

【专利技术属性】
技术研发人员：高鹏，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44