分布式延迟锁定环路制造技术

在一个实施例中，一个时钟分布电路包括一个全局延迟锁定环路(DLL)，该全局延迟锁定环路被配置成用于接收一个全局时钟输入信号(RCLK)、一个超前/滞后输入信号以及输出一个时钟信号。该电路包括多个时钟分布模块，每个时钟分布模块被配置成用于接收该全局DLL的输出、一个超前/滞后信号以及输出一个叶节点时钟信号，每个时钟分布模块进一步包括一个局部DLL。该全局DLL进一步被配置成用于基于其超前/滞后输入信号将这些叶节点时钟信号中的一个与一个参考时钟对准。每个时钟分布模块进一步被配置成用于基于其超前/滞后信号将其叶节点时钟信号与一个参考时钟对准。

【技术实现步骤摘要】
分布式延迟锁定环路
本专利技术的实施例涉及分布式延迟锁定环路。
技术介绍
集成电路(IC)通常包含大量与系统时钟同步的元件。可以采用不同的时钟分布方法将跨芯片的系统时钟分布给这些元件。然而，随着时钟信号传播通过时钟分布结构，进程、电压和温度(PVT)变化等问题会影响时钟信号的延迟。为了确保适当的同步行为，可能需要将分布式时钟信号与系统时钟对准。通常使用延迟锁定环路(DLL)来将分布式时钟信号与运行在同一频率或者系统时钟频率的整数约数的参考时钟对准。
技术实现思路
本专利技术实施例提供了一种具有多路分支的时钟分布网络，每个分支终止于一个叶节点。一种时钟分布电路包括一个全局延迟锁定环路(DLL)，该全局延迟锁定环路被配置成用于接收一个全局时钟输入信号、一个超前/滞后输入信号以及输出一个时钟信号。该电路包括多个时钟分布模块，每个时钟分布模块被配置成用于接收该全局DLL的输出、一个超前/滞后信号以及输出一个叶节点时钟信号，每个时钟分布模块进一步包括一个局部DLL。该全局DLL进一步被配置成用于基于其超前/滞后输入信号将这些叶节点时钟信号中的一个与一个参考时钟对准。每个时钟分布模块进一步被配置成用于基于其超前/滞后信号将其叶节点时钟信号与一个参考时钟对准。一旦该全局DLL将这些叶节点时钟信号中的一个与该参考时钟对准，其将被锁定。 【附图说明】 从本专利技术的示例实施例的以下更具体的说明中上述内容将是清楚的，如在这些附图中展示的，其中，贯穿这些不同的视图相似的参照字符是指相同的部分。这些图不一定是按比例绘制，而是着重展示本专利技术的实施例。 图1是方框图，示出了时钟分布和对准的典型的实现方式。 图2是示意图，示出了用于大范围延迟锁定环路(DLL)的有限状态机。 图3A是示意图，示出了该大范围DLL的锁定顺序的示例波形。 图3B是示意图，示出了该大范围DLL的另一个锁定顺序的示例波形。 图4是方框图，示出了根据本专利技术的使用大范围和小范围DLL的示例时钟分布和对准安排。 图5是示意图，示出了用于图4的小范围DLL的有限状态机。 【具体实施方式】 [0011 ] 以下是本专利技术的示例实施例的说明。 典型的全局时钟分布网络包括多路分支，这些多路分支终止于提供局部化的时钟信号的叶节点。要求将每个叶节点的相位与运行在同一频率或者系统时钟频率的整数约数的输入参考时钟对准。 由于全局时钟是沿着网络分布的，随着将其沿着时钟网络传播，进程、电压和温度(PVT)变化等现象会降低全局时钟。最终结果是在叶节点处的局部化的时钟的相位可能不会与系统时钟对准。 图1示出了时钟分布网络100的典型的实现方式。将大范围延迟锁定环路(DLL)(102-0、102-1、…、102-n)插入到全局时钟分布网络的每个分支(104-0、104-1、…、104-n)。将在每个分支的叶节点处产生的时钟信号(GCLKChuGCLKn)与参考时钟(REF_CLK) 110独立地对准。在每个时钟分支上的大范围DLL必须能够在PVT变化的最坏情况下将在叶节点处产生的时钟(GCLKn)与REF_CLK对准。此外，每个大范围DLL必须能够最低限度地处理系统或全局时钟(GCLK) 108的至少一个相位的在叶节点处的时钟信号(GCLKn)和REF_CLK之间的定时延迟失配。 图2示出了在典型的时钟分布网络中用于大范围DLL的有限状态机(FSM)。将DLL初始化为状态so。当在SO时，DLL能够基于输入信号“复位”、“超前”或“滞后”过渡状态。当在SO时，如果断言输入信号“复位”，DLL保持在初始状态S0。 输入信号“超前”将DLL从状态SO过渡到状态SI。当相位检测器(106_0、106-1、…、106-n)将时钟(GCLK0、GCLK1、…、GCLKn)与REF_CLK 110进行比较并且确定在叶节点处的时钟信号的上升沿出现在该考时钟(REF_CLK)之前或者“超前”于参考时钟时，DLL接收“超前”信号。在状态SI，DLL通过固定单位的延迟增加其输入时钟信号(GCLK)。DLL保持在SI并且增加该时钟信号直到GCLKn的上升沿出现在REF_CLK的上升沿之后或者“滞后”于REF_CLK的上升沿。当这种现象出现时，FSM过渡到锁定状态S5。在状态S5，DLL不响应于进一步的“超前”或“滞后”反馈。 然而，当在状态SO时，输入信号“滞后”将DLL从状态SO过渡到状态S2。当在叶节点η处的相位检测器将在该叶节点处的时钟(GCLKn)与REF_CLK进行比较并且确定GCLKn的上升沿出现在REF_CLK之后或者“滞后”于REF_CLK时，DLL接收“滞后”信号。在状态S2，DLL将其其输入时钟信号(GCLK)反相并过渡到状态SI。DLL保持在状态SI并且增加该反相的时钟信号直到GCLKn的上升沿出现在REF_CLK的上升沿之后或者“滞后”于REF_CLK的上升沿。当这种现象出现时，FSM过渡到锁定状态S5。在状态S5，DLL不响应于进一步的“超前”或“滞后”反馈。 图3A和图3B中所示的波形提供了当FSM通过不同的状态序列过渡时的GCLKn的详细的图示。图3A示出了当FSM通过状态序列S0->S1->S5过渡时的REF_CLK和GCLKn。图3B示出了当FSM通过状态序列S0->S2->S1->S5过渡时的REF_CLK和GCLKn。 更大范围DLL能够比更小范围DLL处理叶节点处的时钟和参考时钟之间的更大范围的失配。然而，更大范围DLL的实现方式比更小范围DLL占据更多的物理区域并且消耗更多的功率。当在时钟分布网络中的所有树状分支名义上已经与插入延迟匹配时，在每个叶节点处的时钟(GCLKn)之间的任何延迟失配将归因于PVT变化。在这种情况下，具有多个更大范围DLL的典型的时钟分布实现方式将在区域使用和功率消耗方面效率低下。 本专利技术的实施例提供了比典型的方法具有更高效的区域和功率的时钟分布，该典型的方法是在时钟分布网络的每个分支上插入多个大范围的DLL。图4是本专利技术的示例实施例中的时钟分布安排400的方框图，在该图中，将大范围全局DLL 402插入到系统时钟(RCLK)410的根部。跨多个分支(406-0,406-1,…、406_n)分布由全局DLL(GCLK)412产生的时钟。将小范围DLL(404-0、404-l、…、404_n)插入到时钟(GCLK)分布网络的每个分支。基于通过相应的相位比较器(408-0、408-1、…、408-n)进行比较，将在每个分支的叶节点处产生的时钟信号(GCLKChuGCLKn)与参考时钟(REF_CLK) 414进行独立地对准。 在每个时钟分支上的小范围DLL需要在PVT变化的最坏情况下将在叶节点处产生的时钟(GCLKn)与REF_CLK对准。由于在这些时钟分支上的延迟名义上是匹配的，很有可能会将在叶节点处的时钟和参考时钟之间的失配归因于PVT变化。在这些分支上，小范围DLL是足够的，这是因为在由PVT变化引起的叶节点时钟(GCLKn)之间的延迟失配很有可能会显著地小于由全局DLL产生的全局时钟(GCLK)的一个相位。 用于全局DLL 402的状态机本文档来自技高网...

【技术保护点】
一种时钟分布电路，包括：一个全局延迟锁定环路(DLL)，被配置成用于接收一个全局时钟输入信号、一个超前/滞后输入信号以及输出一个时钟信号；以及多个时钟分布模块，每个时钟分布模块被配置成用于接收该全局DLL的输出、一个超前/滞后信号以及输出一个叶节点时钟信号，其中，每个时钟分布模块进一步包括一个局部DLL；其中，该全局DLL进一步被配置成用于基于其超前/滞后输入信号将该多个叶节点时钟信号中的一个与一个参考时钟对准；其中，每个时钟分布模块进一步被配置成用于基于其超前/滞后信号将其叶节点时钟信号与一个参考时钟对准。

【技术特征摘要】
2013.08.30 US 14/015,6071.一种时钟分布电路,包括: 一个全局延迟锁定环路(DLL)，被配置成用于接收一个全局时钟输入信号、一个超前/滞后输入信号以及输出一个时钟信号；以及 多个时钟分布模块，每个时钟分布模块被配置成用于接收该全局DLL的输出、一个超前/滞后信号以及输出一个叶节点时钟信号，其中，每个时钟分布模块进一步包括一个局部 DLL ； 其中，该全局DLL进一步被配置成用于基于其超前/滞后输入信号将该多个叶节点时钟信号中的一个与一个参考时钟对准； 其中，每个时钟分布模块进一步被配置成用于基于其超前/滞后信号将其叶节点时钟信号与一个参考时钟对准。2.如权利要求1所述的时钟分布电路，其中，在任何两个叶节点时钟信号之间的一个初始相位失配小于该全局时钟输入信号的一个相位。3.如权利要求...

【专利技术属性】
技术研发人员：S·巴拉苏布拉马尼亚姆，
申请(专利权)人：凯为公司，
类型：发明
国别省市：美国;US