【技术实现步骤摘要】
包括载子供应的半导体阵列排列
本专利技术是有关于一种高密度存储装置,且特别是有关于一种存储装置可包括多个薄膜晶体管存储单元排列形成一三维(3D)阵列,包括载子供应的半导体阵列排列,是透过一空穴载子供应用于一存储器的薄膜晶体管基材存储装置。
技术介绍
高密度存储装置的设计包括多个快闪存储单元(flashmemorycells)或多个其他类型的存储单元的多个阵列。在一些例子中,包括多个薄膜晶体管的多个存储单元可排列成三维结构(3Darchitectures)。三维存储装置已经发展成各种不同的结构,包括多个薄膜和由绝缘材料间隔开的多条位线。已知的三维垂直栅极结构是使用多个薄膜晶体管作为多个存储单元类型的三维存储装置,例如是记载于美国专利申请号第13/078,311号案,申请于2011年4月1日,专利技术名称为「具有交错存储串配置及串选择结构的3D存储阵列体结构(MemoryArchitectureof3DArrayWithAlternatingMemoryStringOrientationandStringSelectStructures)」(美国专利公开号US2012/0182806A1,公开于2012年7月19日),专利技术人为陈士弘与吕函庭的两件美国专利为本申请案的受让人所共同拥有,可做为参考。三维垂直栅极结构包括多个薄膜条叠层和覆盖在叠层上的字线结构,使得字线结构部分垂直地延伸于多个叠层之间,字线结构延伸的部分和多个薄膜条的交叉点处作为存储单元中的多条字线。多条薄膜位线在这个结构或是其他类型的存储结构中,可以是轻掺杂的且没有主体接触,故在装置的操作中多条 ...
【技术保护点】
一种包括载子供应的半导体阵列排列,包括:一二极管,具有一第一端和一第二端;一序列排列(series arrangement),包括多个存储单元,该序列排列由一第一末端上的一第一开关耦接于一位线,由一第二末端上的一第二开关耦接于该二极管的该第一端;一第一源极线和一第二源极线,分别连接于该二极管的该第一端和该第二端;多条字线,这些字线耦接于多个存储单元中对应的这些存储单元;以及一电路,耦接于这些字线、该第一源极线和该第二源极线,该电路是配置以在不同偏压条件下偏压该第一源极线和该第二源极线。
【技术特征摘要】
1.一种包括载子供应的半导体阵列排列,包括:一二极管,具有一第一端和一第二端;一序列排列(seriesarrangement),包括多个存储单元,该序列排列由一第一末端上的一第一开关耦接于一位线,由一第二末端上的一第二开关耦接于该二极管的该第一端;一第一源极线和一第二源极线,分别连接于该二极管的该第一端和该第二端;多条字线,这些字线耦接于多个存储单元中对应的这些存储单元;以及一电路,耦接于这些字线、该第一源极线和该第二源极线,该电路是配置以在不同偏压条件下偏压该第一源极线和该第二源极线。2.根据权利要求1所述的半导体阵列排列,其中该电路是配置以运用一擦除偏压排列(erasebiasarrangement)以诱发空穴隧穿,该擦除偏压排列包括在该第二源极线上的一源极侧偏压,该源极侧偏压是顺向偏压该二极管,当该第一源极线保持浮动时,这些字线上的擦除电压诱发空穴隧穿。3.根据权利要求1所述的半导体阵列排列,其中该电路是配置以运用一编程偏压排列(programbiasarrangement),该编程偏压排列包括该第一源极线上的一源极侧偏压,该第二源极线保持浮动或被施以偏压以逆向偏压该二极管。4.根据权利要求1所述的半导体阵列排列,其中这些存储单元包括多个薄膜晶体管单元。5.根据权利要求1所述的半导体阵列排列,其中这些存储单元包括排列在一单一的半导体条上的多个薄膜晶体管单元,在该单一的半导体条中该二极管的该第一端包括一掺杂区。6.根据权利要求1所述的半导体阵列排列,其中这些存储单元包括排列在一单一的半导体条上的多个薄膜晶体管单元,在该单一的半导体条中该二极管的该第一端与该第二端各自包括一掺杂区。7.根据权利要求1所述的半导体阵列排列,其中这些存储单元包括排列在覆盖于一半导体衬底上面的一单一的半导体条上的多个薄膜晶体管单元,该二极管的该第一端包括耦接于该单一的半导体条和该半导体衬底的一掺杂半导体材料,该二极管的该第二端包括在该半导体衬底中的一掺杂区。8.根据权利要求1所述的半导体阵列排列,其中该序列排列为一与非门(NAND)串行,该半导体阵列排列包括耦接于该二极管的该第一端的至少一额外的与非门串行。9.根据权利要求1所述的半导体阵列排列,其中这些存储单元在一读取模式中是配置用于一n型通道操作,该二极管的该第一端具有n型掺杂,而该二极管的该第二端具有p型掺杂。10.根据权利要求1所述的半导体阵列排列,其中这些存储单元在一读取模式中是配置用于一p型通道操作,该二极管的该第一端具有p型掺杂,而该二极管的该第二端具有n型掺杂。11.根据权利要求1所述的半导体阵列排列,其中这些存储单元包括一薄膜、多个垂直栅极单元。12.一种包括载子供应的半导体阵列排列,包括:一三维阵列,包括多个水平面,这些水平面中的每一个包括一接触垫和自该接触垫延伸的多个半导体材料条;多个第一二极管端,这些第一二极管端的其中之一是远程上的一或多个这些半导体材料条的一接触点;一第二二极管端,该第二二极管端接触这些第一二极管端中的一个;一第一源极线,连接于这些第一二极管端;一第二源极线,连接于该第二二...
【专利技术属性】
技术研发人员:胡志玮,叶腾豪,施彦豪,
申请(专利权)人:旺宏电子股份有限公司,
类型:发明
国别省市:中国台湾;71
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