信号解码电路制造技术

技术编号:10924153 阅读:41 留言:0更新日期:2015-01-19 04:04
一种信号解码电路,包括信号比较器、电容、充放电电路、检测电路、电荷重置电路、电压比较器以及正反器。信号比较器接收信号对,并根据信号对而于信号比较器的比较输出端输出比较信号。电容具有预设电压。充放电电路耦接至比较输出端,根据比较信号对电容进行充电以及放电,而输出电容电压。检测电路耦接至比较输出端,根据比较信号输出启动信号。电荷重置电路根据启动信号将电容电压回复至预设电压。电压比较器根据电容电压是否大于预设电压,输出信息数据。正反器使用比较信号,取样信息数据并输出。

【技术实现步骤摘要】

本专利技术涉及一种信号解码电路,特别是涉及一种不需使用锁相回路的信号解码电路。
技术介绍
随着移动式装置及其功能的爆炸性成长,周边配备问的数据传输速率也跟着呈现指数成长。大幅度采用第三代行动通讯(3G)、长程演进技术(LTE)以及将至的第四代行动通讯(4G)标准都显著地推升移动式装置的数据传输速率。移动式装置的相机开始支持500万像素以上的标准,显示器也因更高的分辨率以及更大的尺寸而变得更鲜艳。的确,许多制造商目前皆已于手机上采用3D技术,而固态内存储存设备也已提高尺寸以及速度,这些都将提高数据传输速率的需求。处理许多功能问的数据以及沟通的应用处理器需要一个高频宽的管线来处理与日遽增的数据流量需求,而串行接口(Serial Interface)适合处理高信息流量。有鉴于此,MIPI联盟对此串行接口订定规范,M-PHY规格每条线路支持1.25 Gbps/1.5Gbps,甚至可选择每条线路2.5Gbps/3Gbps以及5Gbps/6Gbps。除了高速模式外,M-PHY规格还定义一种低速的PWM模式,其中时钟信号内嵌于数据线路中。PWM-GEARsMin.(Mb/s)Max.(Mb/s)PWM-G139PWM-G2618PWM-G31236PWM-G42472PWM-G548144r>PWM-G696288PWM-G7192576如上表所示,PWM模式的数据传输速率根据支持的档位而有所不同,开始时系统强制预设档位为速度介于3Mbps至9Mbps的G1,每增加一档位则加倍传输速率(如G2支持6Mbps至18Mbps),最高档位G7可支持192Mbps至576Mbps。图1为显示M-PHY的低速PWM模式的信号波形图。在M-PHY规格中,如图1的波形101所示,当一周期的工作周期(duty cycle)大于50%时(即低逻辑电平时间TN小于高逻辑电平时间TP),系统判定该周期代表高逻辑电平。如图1的波形102所示,当一周期的工作周期小于50%时(即低逻辑电平时间TN大于高逻辑电平时间TP),系统判定该周期代表低逻辑电平。图2为显示传统信号解码电路的电路图。如图2所示,信号对SP经由信号解码电路200的信号比较器201还原PWM信号210而输出比较信号S0,利用锁相回路(phase-lock loop,PLL)202产生工作周期为50%的时钟信号CLK。图3为显示根据图2的实施例所述的正反器取样时钟图。如动作301所示,图2的正反器203以时钟信号CLK经过反相器204作为时钟,如图3所示于时钟信号CLK的下降缘时抓取比较信号S0,并将时钟信号CLK的下降缘对应的比较信号S0输出为信息S2。由于G1至G7档位速度为3Mbps至576Mbps,若需依据锁相回路(phase-lock loop,PLL)产生的时钟信号时,因为3MHz~576MHz的宽带电压控制振荡器相当难以实现,通常将电压控制振荡器(Voltage-Controlled Oscillator,VCO)设计产生576MHz的频率,当需要使用3MHz的频率时,再通过除频的方式产生3MHz的时钟信号,然而锁相回路操作于高频576MHz将造成可观的功率损耗,而将576MHz除频至3MHz将占用相当可观的电路面积,进而影响电路的设计成本。因此,我们需要一个更有效率的信号解码电路。
技术实现思路
有鉴于此,本专利技术提出一种信号解码电路,包括:信号比较器,接收一信号对,并根据上述信号对而于上述信号比较器的比较输出端输出比较信号;电容,具有预设电压;充放电电路,耦接至上述比较输出端,根据上述比较信号对上述电容进行充电以及放电,而输出电容电压;检测电路,耦接至上述比较输出端,根据上述比较信号,输出启动信号;电荷重置电路,根据上述启动信号将上述电容电压回复至上述预设电压;电压比较器,根据上述电容电压是否大于上述预设电压,输出信息数据;以及正反器,使用上述比较信号,取样上述信息数据并输出。根据本专利技术的实施例,其中当上述检测电路检测到上述比较信号的下降缘时,输出上述启动信号,并且上述正反器根据上述比较信号的上升缘,取样上述信息数据并输出。根据本专利技术的实施例,其中上述信号比较器耦接至供应电压,而上述预设电压约为上述供应电压的一半。根据本专利技术的实施例,其中当上述电容电压大于上述预设电压时,上述电压比较器输出的上述信息数据为高逻辑电平,当上述电容电压小于上述预设电压时,输出的上述信息数据为低逻辑电平。根据本专利技术的实施例,还包括:电容阵列,具有多个备用电容,且上述备用电容皆具有上述预设电压,上述电容阵列于放电过程中根据切换信号将上述备用电容依照既定顺序逐一并联至上述电容,其中依照上述既定顺序所耦接的上述备用电容的电容值以上述电容的电容值的既定倍数的幂次方倍增加;以及第二比较器,根据上述电容电压以及临限电压,输出上述切换信号至上述电容阵列。根据本专利技术的实施例,其中上述既定倍数为正整数,且上述备用电容的最小电容值为上述电容的电容值。根据本专利技术的实施例,其中当上述第二比较器检测到上述电容电压低于上述临限电压时,输出上述切换信号且依照上述既定顺序将上述备用电容逐一并联至上述电容。根据本专利技术的实施例,其中当放电过程结束后,上述充放电电路对参与放电过程的上述备用电容以及上述电容进行充电。附图说明图1为显示M-PHY的低速PWM模式的信号波形图。图2为显示传统信号解码电路的电路图。图3为显示根据图2的实施例所述的正反器取样时钟图。图4为根据本专利技术的实施例所述的信号解码电路。图5为根据本专利技术的实施例所述的信号解码电路的比较信号S0与电容电压VC的波形图。图6为显示根据本专利技术另一实施例所述的信号解码电路。图7为显示根据本专利技术的实施例所述的信号解码电路的比较信号S0与电容电压VC的波形图。【符号说明】101、102              波形200、400、600         信号解码电路201、401、601         信号比较器202                   锁相回路203、403、603         正反器204、404、604         反相器301    本文档来自技高网...

【技术保护点】
一种信号解码电路,包括:信号比较器,接收信号对,并根据上述信号对而于上述信号比较器的比较输出端输出比较信号;电容,具有预设电压;充放电电路,耦接至上述比较输出端,根据上述比较信号对上述电容进行充电以及放电,而输出电容电压;检测电路,耦接至上述比较输出端,根据上述比较信号,输出启动信号;电荷重置电路,根据上述启动信号将上述电容电压回复至上述预设电压;电压比较器,根据上述电容电压是否大于上述预设电压,输出信息数据;以及正反器,使用上述比较信号,取样上述信息数据并输出。

【技术特征摘要】
1.一种信号解码电路,包括:
信号比较器,接收信号对,并根据上述信号对而于上述信号比较器的
比较输出端输出比较信号;
电容,具有预设电压;
充放电电路,耦接至上述比较输出端,根据上述比较信号对上述电容
进行充电以及放电,而输出电容电压;
检测电路,耦接至上述比较输出端,根据上述比较信号,输出启动信
号;
电荷重置电路,根据上述启动信号将上述电容电压回复至上述预设电
压;
电压比较器,根据上述电容电压是否大于上述预设电压,输出信息数
据;以及
正反器,使用上述比较信号,取样上述信息数据并输出。
2.根据权利要求1所述的信号解码电路,其中,当上述检测电路检测
到上述比较信号的下降缘时,输出上述启动信号,并且上述正反器根据上
述比较信号的上升缘,取样上述信息数据并输出。
3.根据权利要求1所述的信号解码电路,其中,上述信号比较器耦接
至供应电压,而上述预设电压约为上述供应电压的一半。
4.根据权利要求1所述的信号解码电路,其中当上述电容电压大于上
述预设电压时,上述电压比较器输...

【专利技术属性】
技术研发人员:王惠民
申请(专利权)人:奇景光电股份有限公司
类型:发明
国别省市:中国台湾;71

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1