一种多位宽大容量叠装芯片的测试板制造技术

本实用新型专利技术的多位宽大容量叠装芯片的测试板，包括测试板体，测试板体上布有芯片座和金属指接口，芯片座上设置有金属球，所述金属指接口上的控制线KDM与待测试芯片上每个单芯片的输入输出控制线DM均相连接，数据信号线与经与逻辑电路运算后接于金属指接口上的测试结果输出线RES上，、均为正整数，0≤≤7，0≤≤。本实用新型专利技术的测试板，对现有的单芯片测试装置稍加改动即可对多个单芯片叠装而成的“多位宽、大容量”芯片完成测试，既保证了测试结果的准确性，又降低了测试成本；测试方法和测试板操作简单易行、效率高。

【技术实现步骤摘要】
【专利摘要】本技术的多位宽大容量叠装芯片的测试板，包括测试板体，测试板体上布有芯片座和金属指接口，芯片座上设置有金属球，所述金属指接口上的控制线KDM与待测试芯片上每个单芯片的输入输出控制线DM均相连接，数据信号线与经与逻辑电路运算后接于金属指接口上的测试结果输出线RES上，、均为正整数，0≤≤7，0≤≤。本技术的测试板，对现有的单芯片测试装置稍加改动即可对多个单芯片叠装而成的“多位宽、大容量”芯片完成测试，既保证了测试结果的准确性，又降低了测试成本；测试方法和测试板操作简单易行、效率高。【专利说明】一种多位宽大容量叠装芯片的测试板
本技术涉及一种多位宽大容量叠装芯片的测试板，更具体的说，尤其涉及一种可对叠装芯片中的单芯片进行同步并行测试并将测试结果进行与运算输出的测试板。
技术介绍
在半导体芯片的生产和制造过程中，由于新的封装工艺的投入，对测试机台的测试能力有了很大的挑战，如何实现以现有机台为测试平台对新的封装工艺产品进行测试成为了一个难题。由于采用了新的封装工艺，多芯片叠装实现了芯片的位宽翻倍、容量增大，满足了客户的特殊需求，节省DRAM的设计和开发费用；但随着堆叠芯片的数目增加，堆叠封装后的芯片位宽和容量的增大对测试机台本身的测试配置具有极大的挑战，同时封测厂着眼于节省成本的基础上，利用现有测试机台、测试原理、设计特殊测试板测试多芯片堆叠封装的测试方案要求也迫在眉睫。
技术实现思路
本技术为了克服上述技术问题的缺点，提供了一种多位宽大容量叠装芯片的测试板。 本技术的多位宽大容量叠装芯片的测试板，包括测试板体，测试板体上均匀分布有若干芯片座以及与测试仪器相连接的金属指接口，芯片座上设置有与待测试芯片的引脚相配合的金属球，测试板体上设置有将待测试芯片固定在芯片座上的夹具，金属指接口上设置有多根金属指；所述待测试芯片由多个单芯片叠装而成，待测试芯片上设置有地址信号线崖)?、MO和M2，数据信号线DQQ?DQn，时钟信号线涵、CAS、涵 、CLK、CKE、CS ;每个单芯片均设置有输入输出控制线DM ； m为大于等于14的正整数，?为大于等于15的正整数；金属指接口上设置有控制线KDM和测试结果输出线RES ;数据信号线￡)@输出测试结果；其特别之处在于:所述金属指接口上的控制线KDM与待测试芯片上每个单芯片的输入输出控制线DM均相连接，数据信号线与+tt)经与逻辑电路运算后接于金属指接口上的测试结果输出线RES上，1、先均为正整数，O^ ^/8。 本技术的多位宽大容量叠装芯片的测试板，所述待测试芯片由上单芯片和下单芯片芯片组成，上单芯片、下单芯片的输入输出控制线分别为UDM、￡i)M ;芯片座上与待测试芯片的LDM、UDM、DQU DQ9引脚相配合的金属球均通过跳转接线与金属指接口相连接；控制线KDM通过跳转接线与LDM、UDM引脚相连接，待测试芯片的DQl与DQ9弓丨脚经与逻辑电路运算后与测试结果输出线RES相连接。 本技术的多位宽大容量叠装芯片的测试板，所述上单芯片和下单芯片的型号均为:2Gb容量、8位宽，叠装后的待测试芯片容量为:4Gb容量、16位宽。 本技术的有益效果是:本技术的用于内存芯片老化测试的测试板，对于由多个单芯片叠装而成的待测试芯片来说，通过将金属指接口上的控制线与每个单芯片的输入输出控制线均相连接，在一个控制线的作用下即可对多个单芯片同时进行测试；通过将每个单芯片的测试结果输出线经与运算后输出，使得只有当所有单芯片的测试结果正确后，才可输出正确的测试结果。本技术利用原有的单芯片测试装置，稍加改动即可对多个单芯片叠装而成的“多位宽、大容量”芯片完成测试，既保证了测试结果的准确性，又降低了测试成本。 本技术的多位宽大容量叠装芯片的测试板的有益效果主要体现在以下几个方面: (I)采用并行测试的方式和测试板，大大降低新堆叠芯片的测试成本投入； (2)具备多用途的测试方法和测试板，可以测试多芯片叠装大容量扩充，也可以测试多芯片叠装多位宽大容量扩充； (3)具备多芯片堆叠测试方法和测试板操作简单易行、效率高。 【专利附图】【附图说明】 图1为测试2Gb容量、8位宽的芯片座上金属球的分布图； 图2为2Gb容量、8位宽的上单芯片和下单芯片叠装的原理图； 图3为本技术的叠装芯片的测试板的结构图； 图4为测试4Gb容量、16位宽的芯片座上金属球的分布图 图5为本技术中芯片座的结构示意图； 图6为本技术中控制线KDM与iDM、UDM引脚的连接示意图； 图7为本技术中信号线DQl和DQ9与测试结果输出线RES的连接示意图。 图中:1测试板体，2芯片座，3跳转接线，4金属指接口，5金属球，6待测试芯片，7夹具，8上单芯片，9下单芯片。 【具体实施方式】 下面结合附图与实施例对本技术作进一步说明。 如图1所示，给出了测试2Gb容量、8位宽的芯片座上金属球的分布图，现在对其测试的方法采用最近先进的ACTM(Advanced Compressed Test Mode)测试模式(在这种测试模式下，ANDO测试机台本身不会直接传送数据到芯片内部，主要通过芯片内部设计的测试环路对芯片进行指令控制，在进行老化测试过程中，ANDO测试机台会向芯片内部测试环路发送指令，测试环路根据指令执行相应的动作(初始化，读数据，写数据等)，当测试环路根据指令向芯片写完已固化好的数据之后，然后执行读指令操作，测试环路将读出来的数据与原写入的数据位进行逐一对比压缩(128:64:32:16:1)，最终输出的压缩数据结果为I位)，对单芯片测试主要引用的地址信号线为:JO?J13, &40和M2 ;数据信号线为DGl ;时钟信号线为、⑩、丽、CLK、CKB、CS ,以及输入输出控制线DM ;其测试的结果从DQl中输出，如果输出闻电平测试结果为PASS，如果输出结果为低电平测试结果为FAIL.对于ANDO (最多可以提供16位地址线，8位时钟线)测试机台来说没有信号线、地址线、时钟线的硬件配置限制。 如图2所示的芯片，其由上单芯片8和下单芯片9叠装而成，上单芯片8和下单芯片9的型号均为:2Gb容量、8位宽，叠装后的待测试芯片容量为:4Gb容量、16位宽。如果对其整体测试，主要引用的地址信号为I)?J14, MO和&42 ;数据信号线为DGl ;时钟信号线为:MS、CAS、WE、CLK、CKE、CS ,以及输入输出控制线WM、UDM ;其测试的结果从DQl中输出，如果输出闻电平测试结果为PASS，如果输出结果为低电平测试结果为FAIL.但对单芯片测试的测试板所能提供的地址信号为:Al?15 ;其中?分配芯片本身地址信号需求，其剩下的唯一地址J15无法满足BANK(BankO，Bankl, Bank2)地址的选择，最终由于测试机台本身结构的局限性无法测试多芯片叠装的产品。 如何能利用单芯片的测试板，完成对多个单芯片叠装形成的“多位宽、大容量”的芯片进行测试呢？试想，如果叠装在一起的多个单芯片能同步地并行测试，并将每个单芯片的测试结果进行逻辑运算，即可实现叠装芯片的有效、快速测试本文档来自技高网...

【技术保护点】
一种多位宽大容量叠装芯片的测试板，包括测试板体（1），测试板体上均匀分布有若干芯片座（2）以及与测试仪器相连接的金属指接口（4），芯片座上设置有与待测试芯片（6）的引脚相配合的金属球（5），测试板体上设置有将待测试芯片固定在芯片座上的夹具（7），金属指接口上设置有多根金属指；所述待测试芯片由多个单芯片叠装而成，待测试芯片上设置有地址信号线～、和，数据信号线～，时钟信号线、、、、、；每个单芯片均设置有输入输出控制线DM；为大于等于14的正整数，为大于等于15的正整数；金属指接口上设置有控制线KDM和测试结果输出线RES；数据信号线输出测试结果；其特征在于：所述金属指接口上的控制线KDM与待测试芯片上每个单芯片的输入输出控制线DM均相连接，数据信号线与经与逻辑电路运算后接于金属指接口上的测试结果输出线RES上，、均为正整数，0≤≤7，0≤≤。

【技术特征摘要】

【专利技术属性】
技术研发人员：程飞，刘昭麟，董会君，
申请(专利权)人：山东华芯半导体有限公司，
类型：新型
国别省市：山东;37