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本发明公开了一种Verilog RTL代码加固方法及相关设备，涉及编程技术领域，主要为解决目前缺少一种适当的加固方式以使电路能够抵抗0、1错误翻转的问题。该方法包括：获取原始Verilog RTL代码文件的包含时序逻辑的时序逻辑代码段；对所...
该专利属于中国科学院微电子研究所所有，仅供学习研究参考，未经过中国科学院微电子研究所授权不得商用。

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