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在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第...
该专利属于台湾积体电路制造股份有限公司所有，仅供学习研究参考，未经过台湾积体电路制造股份有限公司授权不得商用。

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