降低电子束光刻时光刻胶粗糙度的方法技术

本发明专利技术公开了一种降低电子束光刻时光刻胶粗糙度的方法，包括：在衬底上形成结构材料层和第一硬掩模层；在第一硬掩模层上形成第二硬掩模层；在第二硬掩模层上形成电子束光刻胶图形；以电子束光刻胶图形为掩模，刻蚀第二硬掩模层形成第二硬掩模图形；以第二硬掩模图形为掩模，刻蚀第一硬掩模层形成第一硬掩模图形；以第一和第二硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。依照本发明专利技术的方法，采用材质不同的多层硬掩模层并且多次刻蚀，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动变化。

【技术实现步骤摘要】
降低电子束光刻时光刻胶粗糙度的方法
本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种降低电子束光刻时光刻胶粗糙度的方法。
技术介绍
随着超大规模集成电路特征尺寸逐渐缩小，在半导体器件的制造方法中，进入22nm技术代后，普通的光学曝光的技术极限也已经到来。目前，45nm工艺节点之后，普遍采用i193nm浸入式光刻技术结合双曝光双刻蚀技术以制备更小的线条。22nm以下节点的精细图形通常需要采用电子束或EUV进行曝光和光刻。关于EUV光刻技术，目前还处于研发阶段，尚有若干关键技术需要攻克及改进，还无法应用于大规模集成电路制造当中。相比之下，电子束曝光技术经过多年的发展，比较成熟，并且电子束曝光具有很高的精度，分辨率可以达到几个纳米，写出超精细图形的线条来，但效率较低，因而扫描精度和扫描效率的矛盾成为电子束光刻的主要矛盾。另一方面，进入32nm节点工艺之后，线条粗糙度成为必须考虑的关键问题，具体包括线条边缘粗糙度(LER)与线条宽度粗糙度(LWR)。对于EUV或者电子束技术而言，都会遇到线条粗糙度的问题。特别地，当采用电子束曝光技术，对光刻胶(抗蚀剂)的要求更高，往往在线条分辨率与光刻胶厚度之间存在矛盾。越薄的光刻胶越能曝光出越小的线条，然而，这样薄的光刻胶由于刻蚀工艺不够高的选择性，往往在刻蚀过程中会早早损失掉，进而无法制得所需的线条，并且存在严重的线条粗糙度问题。
技术实现思路
有鉴于此，本专利技术的目的在于独立于光刻胶之外，结合一种新的硬掩模技术，使得线条粗糙度大大降低，使得工艺更加稳定，阀值电压的变化也得以降低。实现本专利技术的上述目的，是通过提供一种降低电子束光刻时光刻胶粗糙度的方法，包括：在衬底上形成结构材料层和第一硬掩模层；在第一硬掩模层上形成第二硬掩模层；在第二硬掩模层上形成电子束光刻胶图形；以电子束光刻胶图形为掩模，刻蚀第二硬掩模层形成第二硬掩模图形；以第二硬掩模图形为掩模，刻蚀第一硬掩模层形成第一硬掩模图形；以第一和第二硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。其中，第一硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。其中，第一硬掩模层为氧化硅与氮化硅的叠层结构。其中，第二硬掩模层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、类金刚石无定形碳及其组合。其中，第一硬掩模层和/或第二硬掩模层和/或结构材料层的刻蚀采用等离子体干法刻蚀技术。其中，等离子体干法刻蚀采用CCP或ICP或TCP设备。其中，刻蚀之后还包括干法去胶和/或湿法腐蚀清洗。其中，湿法腐蚀清洗采用SPM+APM。其中，结构材料层为假栅电极层、金属栅电极层、局部互连层中的一种。其中，第一和/或第二硬掩模层采用LPCVD、PECVD、HDPCVD、MBE、ALD方法制备。依照本专利技术的方法，采用材质不同的多层硬掩模层并且多次刻蚀，防止了电子束光刻胶侧壁粗糙度传递到下层的结构材料层，有效降低了线条的粗糙度，提高了工艺的稳定性，降低了器件性能的波动变化。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1为电子束光刻版图的示意图；图2至图5为依照本专利技术的降低电子束光刻时光刻胶粗糙度的方法各步骤的剖面示意图；以及图6为依照本专利技术的降低电子束光刻时光刻胶粗糙度的方法的流程图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。参考附图1，为采用电子束技术制备的小线宽图形的俯视示意图。其中，图示中的多个平行的矩形线条表示需要采用电子束曝光的图形，可以制备图形尺寸小于22nm以下节点的线条。线条例如是假栅极层、金属栅极层、局部互连层等各种结构材料层的线条。以下图2至图5将以栅极制造为例进行说明。参考图2，提供衬底1，在衬底1上依次形成结构材料层2/3、以及第一硬掩膜层4A，并在第一硬掩模层4A上形成第二硬掩模层4B。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、SOI、单晶体锗(Ge)、GeOI、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或者SSOI。以制作栅极线条为例，结构材料层包括栅极绝缘层2以及栅极导电层3。在衬底1上通过LPCVD、PECVD、HDPCVD、RTO、化学氧化、MBE、ALD等方法沉积形成栅极绝缘层2，其材质可以是氧化硅、氮氧化硅、高k材料，其中高k材料包括但不限于铪基氧化物(例如HfO2、HfSiON、HfLaON)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。在栅极绝缘层2上通过PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等沉积方法形成栅极导电层3。在前栅工艺中，栅极导电层3为掺杂多晶硅、金属及其氮化物，其中所述金属包括Al、Cu、Ti、Ta、W、Mo及其组合。在后栅工艺中，栅极导电层3可以是假栅极，包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合。在栅极导电层3上通过LPCVD、PECVD、HDPCVD等方法沉积第一硬掩模层4A，其可以是单层也可以是多层的层叠结构，其材质可以包括氧化硅、氮化硅、氮氧化硅及其组合。在本专利技术一个实施例中，硬掩模层4A是ONO的多层结构，也即包括氧化硅的底层、氮化硅的中层以及氧化硅的顶层(图中并未显示该ONO的分层结构)。通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等常规工艺，在绝缘材料的第一硬掩模层4A上沉积材质不同的第二硬掩模层4B。层4B的材料例如是多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、类金刚石无定形碳(DLC)等及其组合。可选地，层4B与作为假栅极的栅极导电层3的材质相同，例如均为非晶硅。参照图3，在硬掩膜4A/4B上涂覆光刻胶5，为适应于电子束直写技术的光刻胶，例如PMMA、环氧618、COP等等。采用电子束直写技术进行曝光，在异丙酮等显影液中显影得出例如在22nm节点或以下的超精细图形，也即图中所示的光刻胶图形5P。在此过程中，由于电子束直写技术以及光刻胶自身的特性(例如邻近效应等)，图形5P的侧面可能不够准直，线条边缘粗糙度(LER)和线条宽度粗糙度(LWR)较大，因此需要硬掩模层4A特别是层4B来修饰调整。参照图4，以光刻胶图形5P为掩模，采用各向异性刻蚀技术刻蚀硬掩模层4A/4B，形成硬掩模图形4P。具体地，采用等离子体刻蚀、反应离子刻蚀(RIE)等干法刻蚀技术，先刻蚀上层的第二硬掩模层44B，停止在第一硬掩模层4A上，形成具有略陡直的形貌的第二硬掩模图形(图中4P的上部4PB)。刻蚀气体可以是碳氟基气体，并且还可以包括惰性气体以及氧化性气体本文档来自技高网...

【技术保护点】
一种降低电子束光刻时光刻胶粗糙度的方法，包括：在衬底上形成结构材料层和第一硬掩模层；在第一硬掩模层上形成第二硬掩模层；在第二硬掩模层上形成电子束光刻胶图形；以电子束光刻胶图形为掩模，刻蚀第二硬掩模层形成第二硬掩模图形；以第二硬掩模图形为掩模，刻蚀第一硬掩模层形成第一硬掩模图形；以第一和第二硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。

【技术特征摘要】
1.一种降低电子束光刻时光刻胶粗糙度的方法，包括：在衬底上形成结构材料层和第一硬掩模层；在第一硬掩模层上形成第二硬掩模层，第二硬掩模层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、SiC、SiGe、类金刚石无定形碳及其组合；在第二硬掩模层上形成电子束光刻胶图形；以电子束光刻胶图形为掩模，刻蚀第二硬掩模层形成第二硬掩模图形；以第二硬掩模图形为掩模，刻蚀第一硬掩模层形成第一硬掩模图形；以第一和第二硬掩模图形为掩模，刻蚀结构材料层，形成所需要的线条。2.如权利要求1所述的方法，其中，第一硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。3.如权利要求2所述的方法，其中，第一硬掩模层...

【专利技术属性】
技术研发人员：孟令款，贺晓彬，李春龙，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：