开关装置及具有该开关装置的多通道耦合选择器制造方法及图纸
【技术实现步骤摘要】
开关装置及具有该开关装置的多通道耦合选择器
本专利技术涉及集成电路设计
，尤其涉及一种开关装置及具有该开关装置的多通道耦合选择器。
技术介绍
现有的传统CMOS传输门开关是将n沟道MOSFET（M1’）与p沟道MOSFET（M2’）并联，如图1所示，可使信号在两个方向上同等顺畅地通过。n沟道与p沟道器件之间承载信号电流的多少由输入与输出电压比决定。由于开关对电流流向不存在选择问题，因而也没有严格的输入端与输出端之分。在CLK时钟信号为高电平（CLKB时钟信号为低电平）的时候，M1’、M2’导通，VOUT=VIN。反之，M1’、M2’截至，等效为大电阻。若在选择器中使用此开关，则输入信号直接输入到CMOS器件的内部电路，极可能损坏电路器件。周围的噪声也会随着开关导通时输出。此外，此结构应用于选择器时，不能避免不同通道之间信号的串扰。当系统中某一个通道有信号时，会对系统中的其它通道产生干扰信号。而且这些干扰不同于噪声，其积分值不为零。如果这些干扰信号叠加在其它通道信号上，信号的形状会发生变化，引入测量误差。中国专利（公开号：CN103201954A）公开了一种用...
【技术保护点】
一种开关装置，应用于CMOS器件中，其特征在于，包括：第一级开关，所述第一级开关的输入端接入一输入信号；与所述第一级开关连接的第二级开关，所述第二级开关包括传输管和与所述传输管连接的双开关结构，所述双开关结构用于控制所述传输管导通或者截止，所述输入信号由导通的传输管传输或者由截止的传输管隔离；与所述第二级开关连接的第三级开关，所述第三级开关将接收到的由导通的传输管传输的所述输入信号输出；以及，分别与所述第一级开关、所述第二级开关和所述第三级开关连接的CLK/CLKB时钟，所述CLK/CLKB时钟用于传输CLK时钟信号和CLKB时钟信号。
【技术特征摘要】
1.一种开关装置，应用于CMOS器件中，其特征在于，包括：第一级开关，所述第一级开关的输入端接入一输入信号；与所述第一级开关连接的第二级开关，所述第二级开关包括传输管和与所述传输管连接的双开关结构，所述双开关结构用于控制所述传输管导通或者截止，所述输入信号由导通的传输管传输或者由截止的传输管隔离；与所述第二级开关连接的第三级开关，所述第三级开关将接收到的由导通的传输管传输的所述输入信号输出；分别与所述第一级开关、所述第二级开关和所述第三级开关连接的CLK/CLKB时钟，所述CLK/CLKB时钟用于传输CLK时钟信号和CLKB时钟信号；所述传输管包括并联的第三晶体管M3和第四晶体管M4，所述第三晶体管M3的漏极和所述第四晶体管M4的源极相连作为所述第二级开关的输入端，所述第三晶体管M3的源极和所述第四晶体管M4的漏极相连作为所述第二级开关的输出端；所述双开关结构包括与所述第三晶体管M3连接的第五晶体管M5、第十晶体管M10，与所述第四晶体管M4连接的第六晶体管M6、第十一晶体管M11；所述第五晶体管M5的漏极连接所述第三晶体管M3的漏极，所述第五晶体管M5的源极和所述第十晶体管M10的漏极均连接所述第三晶体管M3的栅极，所述第五晶体管M5的栅极和所述第十晶体管M10的栅极、源极均连接所述CLK/CLKB时钟；所述第六晶体管M6的漏极连接所述第四晶体管M4的漏极，所述第六晶体管M6的源极和所述第十一晶体管M11的漏极均连接所述第四晶体管M4的栅极，所述第六晶体管M6的栅极和所述第十一晶体管M11的栅极、源极均连接所述CLK/CLKB时钟；在所述CLK/CLKB时钟传输的CLK时钟信号为高电平、CLKB时钟信号为低电平时，所述第十晶体管M10和所述第十一晶体管M11均导通，所述第五晶体管M5和所述第六晶体管M6均截止，所述第三晶体管M3和所述第四晶体管M4均导通，所述输入信号由导通的第三晶体管M3和第四晶体管M4传输；在所述CLK/CLKB时钟传输的CLK时钟信号为低电平、CLKB时钟信号为高电平时，所述第十晶体管M10和所述第十一晶体管M11均截止，所述第五晶体管M5和所述第六晶体管M6均导通，所述第三晶体管M3和所述第四晶体管M4均截止，所述输入信号由截止的第三晶体管M3和第四晶体管M4隔离。2.如权利要求1所述的开关装置，其特征...
【专利技术属性】
技术研发人员：陈璐，张宁，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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