实现IIC接口地址扩展的设备及方法技术

本发明专利技术公开了一种实现IIC接口地址扩展的设备，包括：主IIC总线、与主IIC总线连接的CPU；扩展IIC总线、连接于扩展IIC总线的一侧的扩展IIC器件、另一侧的逻辑器件；其中，逻辑器件用于在CPU访问扩展IIC器件时，将CPU经由主IIC总线发送的第一帧数据中本逻辑器件在主IIC总线的主地址与扩展IIC器件在扩展IIC总线的扩展地址进行转换，实现所述CPU访问所述扩展IIC器件，从而解决扩展IIC器件的扩展地址与主IIC总线的主地址冲突的问题，实现IIC设备的扩展。本发明专利技术还公开了一种实现IIC接口地址扩展的方法。

【技术实现步骤摘要】
实现j IC接口地址扩展的设备及方法
本专利技术涉及通信设备
，尤其涉及一种实现IIC接口地址扩展的设备及方法。
技术介绍
IIC (Inter-1ntegrated Circuit)总线是由菲利浦半导体公司设计出来的两线式串行总线，主要是用来连接整体电路(ICS)。IIC总线是一种多向控制总线，也就是说多个芯片可以连接到同一总线结构下，同时每个芯片都可以作为实施数据传输的控制源。这种方式简化了信号传输总线。IIC总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在系统主控制器与被控IIC设备之间、IIC设备与IIC设备之间进行双向传送。系统主控制器和IIC设备均并联在IIC总线上，每个IIC设备都有唯一的地址(IIC设备地址)，同一条IIC总线上的Iic设备彼此独立，互不相同，如图1所示。IIC总线最主要的优点是其简单性和有效性。由于Iic总线只需要两个线，减少了电路板的空间，降低了芯片管脚的数量，节省了互联成本。Iic总线的长度可高达25英尺。利用该总线可实现多主机系统所需的裁决和高低速设备同步等功能。因此，这是一种高性能的串行总线。IIC总线传送数据时，主要包括以下几个阶段，如图2所示:开始阶段(START):SCL为高电平时，SDA由高电平向低电平跳变，CPU开始传送数据。传输扩展IIC器件地址(Calling Address)和读写标识(R/W)阶段，START后，CPU首先传送扩展IIC器件地址以及读写标识。应答阶段(ACK):扩展IIC器件接收到扩展IIC器件地址后，向发送数据的CPU发出特定的低电平脉冲，表示已收到数据。若CPU未收到应答信号，则判断为扩展IIC器件不存在或故障。数据阶段(Data):如果是CPU写扩展IIC器件，则CPU收到ACK后，发出数据；如果是CPU读扩展IIC器件，则扩展IIC器件送出应答后，扩展IIC器件接着发出数据。结束阶段(STOP):SCL为低电平时，SDA由低电平向高电平跳变，结束传送数据。对于主控板IIC总线的设计，通常会预留地址共后续扩展的模块使用，后续扩展的模块可以直接插在主机上进行Iic数据的访问。但当所扩展的模块的IIC设备地址与现有主板Iic总线的其他设备地址冲突时，导致主控板无法访问，从而限制了 IIC设备的扩展性。
技术实现思路
有鉴于此，本专利技术提出一种实现IIC接口地址扩展的设备及方法，以解决上述问题。为达到上述目的，本专利技术实施例的技术方案是这样实现的:一种实现IIC接口地址扩展的设备，包括:主IIC总线、与所述主IIC总线连接的CPU ；扩展IIC总线、连接于所述扩展IIC总线的一侧的扩展IIC器件、以及与所述主Iic总线的一个地址接口相连并连接于所述扩展IIC总线的另一侧的逻辑器件；其中，所述逻辑器件用于在所述CPU访问扩展IIC器件时，将所述CPU经由所述主Iic总线发送的第一帧数据中本逻辑器件在所述主IIC总线的主地址与所述扩展IIC器件在扩展IIC总线的扩展地址进行转换，实现所述CPU访问所述扩展IIC器件。优选地，所述逻辑器件用于在所述CPU访问所述扩展IIC器件时，将所述CPU经由所述主IIC总线发送的第一帧数据中本逻辑器件在所述主IIC总线的地址与所述扩展IIC器件在扩展Iic总线的扩展地址进行转换包括:所述逻辑器件接收所述CPU使能并接收所述CPU发送的待访问的所述扩展IIC器件的扩展地址；在接收到所述CPU经由所述主IIC总线发送的包含本逻辑器件的主地址的第一帧数据后，将所述第一帧数据中的本逻辑器件的主地址替换为待访问的所述扩展IIC器件的扩展地址发送至扩展IIC总线侧。优选地，所述第一帧数据还包括读写控制位；所述扩展IIC器件接收到替换地址后的所述第一帧数据后，解析其中的所述扩展地址并与本设备的地址相比较，如果一致，则读取所述第一帧数据中的所述读写控制位，并进行第一应答；将所述第一应答经由所述逻辑器件透传至所述CPU ;然后接收所述CPU发送的经由所述逻辑器件透传的包含寄存器地址的第二帧数据，并进行第二应答；将所述第二应答经由所述逻辑器件透传至所述CPU ;如果所述CPU为写数据，则继续接收所述CPU发送的数据；如果所述CPU为读数据，则向所述CPU发送数据。优选地，所述CPU在数据传输完成后，去使能所述逻辑器件。优选地，所述逻辑器件通过地址管脚来接收所述CPU发送的待访问扩展IIC器件的扩展地址。本专利技术实施例还提供一种实现IIC接口地址扩展的方法，该方法用于包括主IIC总线、与所述主IIC总线连接的CPU，扩展IIC总线、连接于所述扩展IIC总线的一侧的扩展IIC器件、以及与所述主IIC总线的一个地址接口相连并连接于所述扩展IIC总线的另一侧的逻辑器件的设备中；其中，所述逻辑器件在所述CPU访问扩展IIC器件时，将所述CPU经由所述主IIC总线发送的第一帧数据中本逻辑器件在所述主Iic总线的主地址与所述扩展IIC器件在扩展Iic总线的扩展地址进行转换，实现所述CPU访问所述扩展IIC器件。优选地，所述逻辑器件在所述CPU访问所述扩展IIC器件时，将所述CPU经由所述主Iic总线发送的第一帧数据中本逻辑器件在所述主IIC总线的主地址与所述扩展IIC器件在扩展Iic总线的扩展地址进行转换具体包括:所述逻辑器件接收所述CPU使能并接收所述CPU发送的待访问的所述扩展IIC器件的扩展地址；继而在接收到所述CPU经由所述主IIC总线发送的包含本逻辑器件的主地址的第一帧数据后，将所述第一帧数据中的本逻辑器件的主地址替换为待访问的所述扩展Iic器件的扩展地址发送至扩展IIC总线侧。优选地，所述第一帧数据还包括读写控制位；扩展IIC器件接收到替换地址后的所述第一帧数据后，解析其中的所述扩展地址并与本设备的地址相比较，如果一致，则读取所述第一帧数据中的所述读写控制位，并进行第一应答；将所述第一应答经由所述逻辑器件透传至所述CPU ;然后接收所述CPU发送的经由所述逻辑器件透传的包含寄存器地址的第二帧数据，并进行第二应答；将所述第二应答经由所述逻辑器件透传至所述CPU ;如果所述CPU为写数据，则继续接收所述CPU发送的数据；如果所述CPU为读数据，则向所述CPU发送数据。优选地，所述CPU在数据传输完成后，去使能所述逻辑器件。优选地，所述逻辑器件通过地址管脚来接收所述CPU发送的待访问扩展IIC器件的扩展地址。本专利技术的有益效果为，通过设置逻辑器件，当CPU访问扩展IIC总线侧的扩展IIC器件时，利用逻辑器件实现逻辑器件在主IIC总线的主地址与扩展IIC器件在扩展IIC总线的扩展地址之间的转换，从而解决扩展Iic器件的扩展地址与主IIC总线的主地址冲突的问题，而且无需降低Iic总线频率和引入其他延时，实现IIC设备的扩展。【附图说明】图1为IIC总线示意图；图2为IIC总线数据传输原理示意图；图3为IIC总线协议的起始条件；图4为本专利技术实施例的实现IIC接口地址扩展的设备结构示意图；图5为本专利技术实施例的逻辑器件结构示意图；图6为本专利技术实施例的数据传输过程图；图7为本专利技术实施例的实现IIC接口地址扩展的方法的步骤图。【具体实施方式】为了使本专利技术的目的、技术方案及优点更加清楚明白，以下通过本文档来自技高网...

【技术保护点】
一种实现IIC接口地址扩展的设备，其特征在于，包括：主IIC总线、与所述主IIC总线连接的CPU；扩展IIC总线、连接于所述扩展IIC总线的一侧的扩展IIC器件、以及与所述主IIC总线的一个地址接口相连并连接于所述扩展IIC总线的另一侧的逻辑器件；其中，所述逻辑器件用于在所述CPU访问扩展IIC器件时，将所述CPU经由所述主IIC总线发送的第一帧数据中本逻辑器件在所述主IIC总线的主地址与所述扩展IIC器件在扩展IIC总线的扩展地址进行转换，实现所述CPU访问所述扩展IIC器件。

【技术特征摘要】
1.一种实现Iic接口地址扩展的设备，其特征在于，包括: 主IIC总线、与所述主IIC总线连接的CPU ； 扩展IIC总线、连接于所述扩展IIC总线的一侧的扩展IIC器件、以及与所述主IIC总线的一个地址接口相连并连接于所述扩展Iic总线的另一侧的逻辑器件； 其中，所述逻辑器件用于在所述CPU访问扩展IIC器件时，将所述CPU经由所述主IIC总线发送的第一帧数据中本逻辑器件在所述主Iic总线的主地址与所述扩展IIC器件在扩展Iic总线的扩展地址进行转换，实现所述CPU访问所述扩展IIC器件。2.根据权利要求1所述的实现IIC接口地址扩展的设备，其特征在于，所述逻辑器件用于在所述CPU访问所述扩展IIC器件时，将所述CPU经由所述主IIC总线发送的第一帧数据中本逻辑器件在所述主IIC总线的地址与所述扩展IIC器件在扩展IIC总线的扩展地址进行转换包括: 所述逻辑器件接收所述CPU使能并接收所述CPU发送的待访问的所述扩展IIC器件的扩展地址；在接收到所述CPU经由所述主IIC总线发送的包含本逻辑器件的主地址的第一帧数据后，将所述第一帧数据中的本逻辑器件的主地址替换为待访问的所述扩展Iic器件的扩展地址发送至扩展Iic总线侧。3.根据权利要求2所述的实现IIC接口地址扩展的设备，其特征在于，所述第一帧数据还包括读写控制位； 所述扩展IIC器件接收到替换地址后的所述第一帧数据后，解析其中的所述扩展地址并与本设备的地址相比较，如果一致，则读取所述第一帧数据中的所述读写控制位，并进行第一应答；将所述第一应答经由所述逻辑器件透传至所述CPU ;然后接收所述CPU发送的经由所述逻辑器件透传的包含寄存器地址的第二帧数据，并进行第二应答；将所述第二应答经由所述逻辑器件透传至所述CPU ;如果所述CPU为写数据，则继续接收所述CPU发送的数据；如果所述CPU为读数据，则向所述CPU发送数据。4.根据权利要求3所述的实现IIC接口地址扩展的设备，其特征在于，所述CPU在数据传输完成后，去使能所述逻辑器件。5.根据权利要求2所述的实现IIC接口地址扩展的设备，其特征在于，所述逻辑器件通过地址管脚来接收所述CPU发送的待访问扩展IIC器件的扩展地址。6....

【专利技术属性】
技术研发人员：于清超，
申请(专利权)人：杭州华三通信技术有限公司，
类型：发明
国别省市：