【技术实现步骤摘要】
本专利技术属于数字信号处理
，更为具体地讲，涉及。
技术介绍
目前，实现数字信号处理的主要器件是FPGA和DSP。数字处理器件都会受到“有限字长效应”的影响，即信号序列的各个值都是以有限位宽的形式存在。一般来说，FPGA中执行的各种运算都是基于整型数来完成的，因此，FPGA内部运算过程中，每一次的运算都可能会带来数据位宽的增加，导致最终运算结果位宽超出预期所需要的位宽，这时需要对最终运算结果进行截位处理；或者当后级处理位宽较低时，也需要对前级的高位宽运算结果截位处理。例如ALTERA公司的大部分FPGA芯片内部快速傅里叶变换(FFT) IP core所能支持的最大位宽为24位，如 果输入信号经过量化、混频、滤波及加窗等多个操作后，最终运算结果位宽有可能会大于24位。这时候，需要截去多余的位数以满足24位的要求。在现有技术中，数字信号处理过程常见的截位做法是直接截掉最低的某几位，以符合后级处理的位宽要求，这种对多位数据的直接截位处理，实现将数据从高量化精度向低量化精度的转换过程，转换过程中，由于数据量化阶的减少，描述相邻两个样点之间信号细节的信息也随之减少，导致高量化精度信号多个采样点代表的连续变化信息变为一级没有变化的阶梯，导致得到的低量化精度信号出现明显的谐波失真，降低转换后信号的无杂散动态范围(SFDR)。假设X (η)是经过一系列运算后得到的最终信号，有效位宽为Α，数据截位之后得到的信号为y(η)，有效位数为B。设ζ(η)表示截去的误差信号，位宽为Α-Β，有以下关系成立:X(n) = y (η)*2Α-Β+ζ (η)(I)设x(n...
【技术保护点】
一种提高数据截位后信号无杂散动态范围的方法，其特征在于，包括以下步骤：（1）、通过随机信号产生模块生成随机整数信号序列d，d在[0,N?1]上服从均匀分布，其中，N＝2A?B，A为前级模块产生的被截取信号x(n)的位宽，B为截位后的信号z(n+d)位宽，且A＞B,随机整数序列d的位宽与截掉的位宽一致；（2）、将前级模块产生的被截取信号x(n)与随机整数信号序列d相加，然后截掉最低的A?B位，得到高B位信号z(n+d)，完成截位操作；随机整数信号序列d的分布律函数为p(m)，则p(m)的傅里叶变换p(ejω)为：P(ejω)=Σm=0N-1p(m)e-jωm=Σm=0N-11N·e-jωm=1-e-jωNN(1-e-jω)设新的截位误差信号为z′(n)，则z′(n)可表示为：z′(n)=E[z(n+d)]=Σm=0N-1z(n+m)p(m)其中，z(n+d)是指在截位前信号x(n)加上随机整数信号序列d后截位得到的信号；z′(n)即为信号z(n)与p(m)的互相...
【技术特征摘要】
1.一种提高数据截位后信号无杂散动态范围的方法，其特征在于，包括以下步骤:(1)、通过随机信号产生模块生成随机整数信号序列d，d在[0，N-1]上服从均匀分布，其中，N= 2a_b，A为前级模块产生的被截取信号x(n)的位宽，B为截位后的信号z...
【专利技术属性】
技术研发人员：郭连平，王志刚，刘涛，罗光坤，黄林达，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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