并行并发测试系统和方法技术方案

提供了一种并行并发测试（PCT）系统，该系统用于进行半导体器件的并行并发测试。该PCT系统包括取放（PnP）处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器。该PCT系统还包括被测器件接口板（DIB）和测试机，该DIB包括：用于所述半导体器件的宽边（BS）测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计（DFT）测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件。

Parallel concurrent test system and method

A parallel concurrent test (PCT) system for concurrent concurrent testing of semiconductor devices is provided. The PCT system includes a fetch and discharge (PnP) processor that is used to engage the semiconductor device and to transport the semiconductor device along the test plane, the PnP processor including at least one controller. The PCT system also includes a device under test interface board (DIB) and test machine, the DIB includes a broadside for the semiconductor device (BS) slot broadside test test, the broadside tests use of semiconductor devices at least half of the total number of pin pin; and for the design for testability (DFT) test multi a DFT slot, the DFT test using less than half of the total number of the semiconductor device pin pin, the testing machine in contact with the DIB according to the step mode of the semiconductor device testing protocol testing.

【技术实现步骤摘要】
【国外来华专利技术】并行并发测试系统和方法相关申请的交叉参考本申请要求2011年5月19日提交的名称为“ParallelConcurrentTestSystemandMethod（并行并发测试系统和方法）”的美国临时专利申请No.61/487,993的优先权，这里将其内容全部结合于此。
本公开涉及自动化制造系统和方法，具体是涉及用于半导体测试和制造质量控制的自动化机器人半导体设备系统，其中降低了索引定时延迟和总体测试时间。
技术介绍
自动化制造设备已经使得许多行业中的制造过程流水化。而且，这种自动化增加了可靠性和效果。自动化的弊端是设备操作中的定时延迟。具体地说，如果涉及到昂贵的制造设备，则诸如在传送被测器件时的机械运动过程中设备操作的延迟，因为机械操纵、重置等过程中的闲置或非测试使用时期而限制了对这种设备成本的回报率。因此，在制造技术和操作中已经有推动力来限制其中昂贵测试设备闲置不执行可应用测试功能的时间。在半导体制造中，半导体器件测试设备是昂贵资本设备。传统上，这种测试设备包括用于处理正在进行测试的器件的机器人操纵器。这种机器人操纵器一般被称为“处理机”，并且典型地由一个或更多个称为“操纵器”的机械臂构成。操纵器机械地抓取用于测试的器件、将该器件插入接口测试板并向测试机发出测试开始信号。测试机然后对器件进行测试并向处理机返回测试结果和测试结束信号，测试结束信号使处理机将器件部署在用于保持测试了的器件的后测试盘或容器中。只要处理机感测到还有可用器件进行测试，该过程就重复。该系统总体上有时被称为“测试单元”。在处理机部署刚刚测试了的器件并将该器件替换为待测试的下一个器件所需的时间过程中，测试机基本保持闲置。对于具体测试机和系统来说，该闲置时间有时被称为“索引时间（indextime）”，并涉及到等待测试和已经测试的器件的机械操纵。这些机械操纵在操作速度上受到诸多因素限制，这些因素例如包括用于确保待测试器件不受损坏、污染、掉落等的物理和速度约束。对于具体器件、测试、测试机和系统来说，测试器件所需的时间有时被称为“测试时间”。当系统以制造容量操作时，其或者在索引时间过程中进行索引或在测试时间过程中进行测试。以前，测试设备制造商在制造设备设计时已经集中努力减少索引时间，以增加机械操作的速度。尽管随着时间已经显著地增加了处理测试器件的机械操作速度，但是仍需要有相当的机械索引时间来在测试之间通过机器人处理机操纵测试器件。此外，随着机械操纵设备操作速度的增加，用于该设备的成本，包括校准、更换频率、维护、零部件等也增加。假定在加速许多类型的测试器件和处理机的机械操纵中必须解决的约束和预防措施，进一步加速机械操作受到经济和物理障碍。在任何情况下，降低索引时间能够提供测试设备投资的更大回报率，特别是在测试设备昂贵的情况下。因此，在制造环境中进一步降低测试操作中涉及的索引时间将是现有技术中显著的进步。特别在半导体制造中，如果在半导体设备的测试中降低索引时间，则可获得经济上的其他收益和好处。提供实现降低索引时间的新的改进系统和方法，并且无需对器件处理机的现有机械操作以及用于测试的类似机器人或自动化部件进行大的改变或新的研发，也将是一种改进。在本专利技术人的其他专利中公开了由本专利技术人作出的降低自动化机器人半导体测试的索引时间的最近一些改进的示例，这些专利包括：美国专利No.7,183,785B2，美国专利No.7,508,191B2和美国专利No.7,619,432B2。除了以上讨论的降低索引时间的优点之外，提供一种用于设置和配置用于自动化机器人半导体测试设备的控制系统的新的改进系统和方法也是一种进步，这进一步降低了与自动化机器人半导体测试设备相关联的测试操作的成本、复杂性、索引时间和停机时间。例如，传统的自动化半导体测试设备通常都是串行化的，其中各个单独测试都是顺序地执行的。串行化测试的主要原因包括限制一次进行的测试数量和复杂性的热问题，以及非串行化测试的实现复杂性。另外，传统的可测试性设计（DFT）测试一般在运行时需要对测试器件进行专门控制，因而妨碍同一时间执行任何其他非DFT测试。图1A中示出了常规的标准流程测试单元100的图示。该常规的标准流程测试单元100传统上包括自动测试设备（ATE）测试系统101，该自动测试设备（ATE）测试系统101以高速操作并且特征在于具有高引脚数量。该常规的标准流程测试单元100传统上还包括单插槽被测器件（DUT）板102，该单插槽被测器件板102与常规的处理机103进行接口。在常规的标准流程测试单元100中，未测试的半导体器件104被顺序地输入到常规的标准流程测试单元100中，被顺序地测试，然后作为测试过的半导体器件105顺序地输出。图1B中示出了常规的标准流程测试单元100的顺序测试布置的图示。图1B示出了在常规的标准流程测试单元中串行地执行的顺序测试次序。如其中所示，测试从第一测试即测试1到最后测试即测试N顺序地排序。在上述常规的标准流程测试单元100中，所有半导体测试都被串行化，其中每个连续的测试都以设定顺序进行。尽管常规的标准流程测试单元100提供了一定的优点，但是其也具有显著的缺点。优点是实现起来相对简单，并且具有较短的开发时间。它还易于维护、调试和修改，并且在实质上所有的半导体测试系统上运行。然而，显著的缺点包括需要较长的测试时间，这是由于测试单元的自动测试设备系统101的利用率相对较差。结果，该常规的标准测试单元100提供了较低的生产量，从而导致较高的半导体测试成本。
技术实现思路
提供了一种使用自动化机器人半导体测试设备进行并行并发测试（PCT）的系统和方法。如这里所使用的，PCT测试通常是指将用于具有高引脚数量和相应长的测试时间的复杂半导体器件的典型顺序测试流程重新构造成利用并行并发测试的更有效的测试流程，从而使得测试时间显著缩短。PCT测试涵盖通过在单个集成处理机上运行测试来有效执行的两阶段测试流程。该集成处理机能够被构造成标准测试数据（STD）处理机。通过将该处理机构造成为双操纵器（DM）处理机甚至能够获得更大的操作效率。这些构造允许PCT测试单元实现相当的益处，包括减少测试时间，增加测试装置利用率以及增加测试单元的生产量。鉴于上述内容，设想了各种实施方式。根据本公开的一个实施方式，提供了一种用于测试半导体器件的并行并发测试系统。该并行并发测试系统包括拾放（PnP）处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器，该至少一个操作器沿着与所述测试平面平行定位的轨道运动，该操纵器具有多个操纵器夹盘，所述多个操纵器夹盘用于选择性地拾取、保持和放下位于所述测试平面上的规定位置的指定半导体器件。该并行并发测试系统还包括被测器件接口板（DIB），该DIB包括：用于所述半导体器件的宽边（BS）测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计（DFT）测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚。该并行并发测试系统进一步包括测试机，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件，其中每个半导体在被放置在所述宽边测试本文档来自技高网...

【技术保护点】
一种用于测试半导体器件的并行并发测试系统，该并行并发测试系统包括：拾放（PnP）处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该PnP处理机包括至少一个操纵器，该至少一个操纵器沿着与所述测试平面平行定位的轨道运动，该操纵器具有多个操纵器夹盘，所述多个操纵器夹盘用于选择性地拾取、保持和放下位于所述测试平面上的规定位置的指定半导体器件；被测器件接口板（DIB），该DIB包括：用于所述半导体器件的宽边（BS）测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计（DFT）测试的多个DFT测试插槽，该DFT测试使用少于所述半导体器件引脚总数的一半的引脚；以及测试机，该测试机与所述DIB电接触以根据步进模式测试协议测试所述半导体器件，其中每个半导体在被放置在所述宽边测试插槽中之后经受宽边测试，并且在被放置在所述多个DFT测试插槽中的至少一个中之后经受DFT测试。

【技术特征摘要】
【国外来华专利技术】2011.05.19 US 61/487,9931.一种用于测试半导体器件的并行并发测试系统，该并行并发测试系统包括：拾放处理机，该拾放处理机用于接合所述半导体器件并沿着测试平面输送所述半导体器件，该拾放处理机包括至少一个操纵器，该至少一个操纵器沿着与所述测试平面平行定位的轨道运动，该操纵器具有多个操纵器夹盘，所述多个操纵器夹盘用于选择性地拾取、保持和放下位于所述测试平面上的规定位置的指定半导体器件；被测器件接口板，该被测器件接口板包括：用于所述半导体器件的宽边测试的宽边测试插槽，所述宽边测试使用半导体器件引脚总数的至少一半的引脚；和用于可测试性设计测试的多个可测试性设计测试插槽，该可测试性设计测试使用少于所述半导体器件引脚总数的一半的引脚；以及测试机，该测试机与所述被测器件接口板电接触以根据步进模式测试协议测试所述半导体器件，其中每个半导体在被放置在所述宽边测试插槽中之后经受宽边测试，并且在被放置在所述多个可测试性设计测试插槽中的至少一个中之后经受可测试性设计测试，其中所述步进模式测试协议被构造成选择性地使所述测试机并行并发地执行放置在所述宽边测试插槽内的半导体器件的宽边测试和放置在所述多个可测试性设计测试插槽中的至少一个内的半导体器件和放置在所述多个可测试性设计测试插槽中的另一个内的半导体器件的可测试性设计测试，并且其中所述步进模式测试协议被构造成选择性地使所述测试机在至少两个不同的可测试性设计测试中执行所述可测试性设计测试，且当指定半导体器件被放置在所述多个可测试性设计测试插槽中的一个内时所述测试机在指定半导体器件上执行第一可测试性设计测试，而在所述指定半导体器件被放置在所述多个可测试性设计测试插槽中的另一个内时在所述指定半导体器件上进行第二可测试性设计测试。2.根据权利要求1所述的并行并发测试系统，其中所述拾放处理机被构造成为具有单个操纵器的标准测试数据处理机。3.根据权利要求2所述的并行并发测试系统，其中所述被测器件接口板包括所述宽边测试插槽和三个可测试性设计测试插槽。4.根据权利要求3所述的并行并发测试系统，该并行并发测试系统进一步包括：位于所述测试机和被测器件接口板之间的开关，其中所述测试机控制所述开关，使得在执行所述步进模式测试协议过程中的任何时间，所述三个可测试性设计测试插槽中都只有两个与所述测试机电接触。5.根据权利要求2所述的并行并发测试系统，其中所述标准测试数据处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，将所述未测试半导体器件输送到所述被测器件接口板以由所述测试机进行测试，并且将已经完成了并行并发的宽边测试和可测试性设计测试的半导体器件放在所述测试平面上的指定第二位置。6.根据权利要求1所述的并行并发测试系统，其中所述拾放处理机被构造成具有两个操纵器的双操纵器处理机，且使得所述测试机能够不同时地操作所述两个操纵器。7.根据权利要求6所述的并行并发测试系统，其中所述被测器件接口板包括所述宽边测试插槽和两个可测试性设计测试插槽。8.根据权利要求7所述的并行并发测试系统，其中第一双操纵器处理机操纵器在所述测试平面上的指定第一位置拾取未测试半导体器件，并将所述未测试半导体器件输送到所述被测器件接口板以由所述测试机进行测试，并且第二双操纵器处理机操纵器将已经完成了并行并发的宽边测试和所述可测试性设计测试的半导体器件输送到所述测试平面上的指定第二位置，所述半导体器件被放在该指定第二位置。9.根据权利要求6所述的并行并发测试系统，该并行并发测试系统进一步包括：测试管理控制系统，该测试管理控制系统追踪运动经过所述并行并发测试系统的每个半导体器件的位置和测试状态，将每个半导体器件的所有宽边测试结果和可测试性设计测试结果相互关联，并且将复合测试结果存储在复合测试结果数据库中。1...

【专利技术属性】
技术研发人员：霍华德·H·小罗伯茨，
申请(专利权)人：塞勒林特有限责任公司，
类型：
国别省市：