增加在基于约束链路的多处理器系统中的输入输出中心技术方案

描述了涉及增加在基于约束链路的多处理器系统中的输入输出中心的方法和装置。在一个实施例中，第一输入输出中心（IOH）和第二IOH耦合链路互连以及多个处理器，耦合到所述第一和第二IOH的处理器包括为单个IOH预分配的资源。还公开并要求保护其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】描述了涉及增加在基于约束链路的多处理器系统中的输入输出中心的方法和装置。在一个实施例中，第一输入输出中心（IOH）和第二IOH耦合链路互连以及多个处理器，耦合到所述第一和第二IOH的处理器包括为单个IOH预分配的资源。还公开并要求保护其他实施例。【专利说明】增加在基于约束链路的多处理器系统中的输入输出中心
本公开一般涉及电子领域。更具体地，一些实施例涉及增加在基于约束链路的多处理器系统中的输入输出中心。
技术介绍
中央处理单元(CPU)可经由输入输出中心(IOH)与输入/输出(IO)设备通信。某些CPU可能由于例如缺乏资源而只能够支持单个Ι0Η。在这样的系统中，该问题可能会降低性能，减少IO吞吐量，增加IO延迟，等等。【专利附图】【附图说明】将参考附图提供详细描述。在附图中，参考标记最左边的数字表示参考标记第一次出现的附图。不同的附图中使用相同的标记指示类似或相同的项。图1图示出根据实施例的计算系统的框图。图2和图4-5图示出根据一些实施例的具有多个IOH的计算系统的框图。图3图示出根据实施例的附加IOH的内容的框图。【具体实施方式】在以下的描述中，阐述了许多具体细节以便提供对各种实施例的透彻理解。但是，可以在没有这些具体细节的情况下实施本专利技术的一些实施例。在其它实例中，没有详细地描述已知的方法、过程、部件和电路，以便不模糊特定的实施例。可以使用各种手段，例如半导体集成电路(“硬件”)、组成一个或多个程序的计算机可读指令(“软件”)或硬件和软件的某种组合，来执行本专利技术的实施例的各个方面。为了该公开的目的，提及“逻辑”应当是指硬件、软件或其某种组合。本文所讨论的一些实施例可提供具有成本效益的、高性能的和/或平衡的解决方案，来增加基于链路的多处理器系统中的输入输出中心(IOH)的数量。例如，这样的技术可用在CPU(本文中可互换地称作“处理器”)没有能力支持额外数量的IOH或没有资源去添加更多IOH的情况。在实施例中，每个处理器可包括一个或多个处理器内核。此外，在实施例中，一个或多个处理器内核和本文讨论的多个IOH可能存在于单个集成电路(IC)管芯中。本文讨论了关于计算系统部件的各种实施例，如这里讨论的例如参照图1-5的部件。更具体地，图1图示出根据本专利技术的实施例的计算系统100的框图。系统100可包括一个或多个代理102-1至102-M(本文中统称为“多个代理102”或更一般地称为“代理102”)。在实施例中，代理102可以是计算系统(如本文所讨论的系统)的部件。如图1所示，代理102可经由网络结构104进行通信。在实施例中，网络结构104可包括一个或多个互连(或互连网络)，它们经由串行(如，点对点)链路和/或共享通信网络进行通信。例如，一些实施例可便于允许与全缓冲双列直插存储器模块(FBD)通信的链路上的部件调试或验证，例如，其中FBD链路是用于将存储器模块耦合到主机控制器设备(例如处理器或存储器中心(memory hub))的串行链路。调试信息可从FBD通道主机传送，从而可以通过通道流量跟踪捕获工具(例如一个或多个逻辑分析器)沿通道观测调试信息。在一个实施例中，系统100可支持分层协议方案,其中可包括物理层、链路层、路由层、传输层、和/或协议层。对于点对点网络，结构104可进一步促进从一种协议(例如，高速缓存处理器或高速缓存感知存储器控制器)到另一种协议的数据(例如，呈分组形式)的传输。此外，在一些实施例中，网络结构104可提供遵守一个或多个高速缓存一致性协议的通信。另外，如图1中箭头方向所示，代理102可经由网络结构104传送和/或接收数据。因此，一些代理可利用单向链路，而其他代理可利用双向链路进行通信。例如，一个或多个代理(如代理102-M)可传送数据(例如，经由单向链路106)，其他代理(如代理102-2)可接收数据(例如，经由单向链路108)，而某个(某些)代理(如代理102-1)可即发送又接收数据(例如，经由双向链路110)。此外，根据实施例，一个或多个代理102可包括一个或多个10H120，如将例如参照图2进一步讨论的。更具体地，图2是根据实施例的计算系统200的框图。在实施例中，基于快速路径互连(QPI)的系统可用在图2的系统中。一般地，QPI是链路互连，用于耦合系统中的代理(如参照图1所讨论的代理)。通过QPI耦合的代理可具有QPI代理的特征。QPI链路是一种分层架构。称为“链路层”的层为信息传输(系统中的代理之间)实现每个消息类信用机制，并且如果有足够的缓冲区的话，在接收端保存接收到的消息。即使QPI被用来描述各种实施例，本专利技术的实施例并不限于QPI，并且任何类型的链路或点对点(如，串行)的互连都可被使用。如图2所示的实施例中，每个CPU代理有2个QPI链路。IOH代理(如，IOHO和IOHl)有2个QPI链路、以及在另一侧通过PCIe信道接口(外设部件互连标准快速?(PCIe)互连(依照PCI Express?规范基本规范2.0版本(2007年I月17日发布))耦合的输入/输出设备。在实施例中，一个或多个IOH代理可能还有一些其他的加速技术合并在一些实施例中。一般来说，一个QPI需求是指:CPU代理需要为系统中可从从其收到请求的每个QPI代理预分配资源。例如，传入请求跟踪器(IRT)就是这样一种用于跟踪传入请求的预分配的资源。在目前的一些实现中，CPU设计可具有为两个更多的QPI代理(一个IOH和一个CPU代理)预分配的资源。单个IOH代理可能有用于系统中所有的QPI代理的共享资源池。任何QPI代理接收到的请求可由元组〈发送者NodelD，发送者RequestID〉标识。一般地，QPI发送者发送给CPU的请求数量可能不会超过接收CPU预分配给发送者的资源。在一些实施例中，CPU可能不具备通过硬件的路由以从一个QPI链路传递请求或消息至其他QPI链路。QPI代理可能将请求发送到系统中的任何其他QPI代理。此外，单个IOH可被命名为Ι0Η0，其NodeID=O,其在ORBO中处理链路LO (绑定CPU0)上的未完成请求并具有NI个条目。IOHO可在ORBl中处理链路LI (绑定CPUl)上的未完成请求并具有N2个条目。每个CPU依次耦合到再多一个的CPU和Ι0Η0。此外，单个IOH可被耦合到CPUO和CPUl。在具有单个IOH的示例性系统中，如果需要再多一个IOH (如，增加输入输出设备的总数或由IOH提供的其他平台级的特征)，可能不会使用额外的Ι0Η，在某种程度上是由于以下三个主要原因:(I)通过再添加一个10H(QPI代理)，因为QPI协议的预分配要求，所以需要在CPU中增加资源(诸如IRT跟踪器)；(2) CPU可能仅能识别出两个更多的结点ID，因此将不能识别出新添加的QPI代理；以及(3) CPU可能只有两个链路，且再添加一个IOH可能需要CPU中有通过路径的路由。其结果是，添加这些特征可能需要CPU硬件的重大改变，这可能是非常昂贵的。为此，一个实施例通过改变IOH来添加一个或多个Ι0Η。该解决方案可以利用现有的IOH硬件并增加额外的逻辑，这相对于改变CPU设计来说较便宜，详见下文。更具体地，参照图2，示出了基于QPI链路的多处理器系统，在本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：D·D·夏尔马，C·P·乔希，G·拉贾马尼，
申请(专利权)人：英特尔公司，
类型：
国别省市：