一种嵌入式系统按键检测电路技术方案

本实用新型专利技术公开并提供了一种GPIO占用量小、电阻使用量少、成本低的嵌入式系统按键检测电路。它包括具备若干通用输入/输出接口的处理器（MCU）和外围电路，所述外围电路包括多个上拉按键（KU1至KU1）、多个下拉按键（KD1至KDn）、多个串联按键（KS1至KSn）、上拉电阻（ERU）和下拉电阻（ERD），所述处理器（MCU）内部电路具有通过软件控制可进行设置和调整所述各GPIO特性或状态的功能；本实用新型专利技术通过共用外部上拉电阻和外部下拉电阻，降低电阻使用量；通过上拉按键、下拉按键和串联按键，降低了GPIO占用量。本实用新型专利技术可应用于按键检测领域。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种按键检测电路或装置，尤其涉及一种嵌入式系统按键检测电路。
技术介绍
随着电子技术的发展，电子产品对于成本的控制也越来越严格。在按键检测电路中，由于传统的矩阵按键占用大量的GP10，在电子产品中的应用越来越受局限和制约；现有的基于模数按键检测电路，虽然减少了对GPIO的占用，但是却带来了大量电阻的开销，随着技术的继续发展，将不再能满足电子产品对于成本控制的苛刻要求。综上所述，现有技术中的按键检测电路存在GPIO占用量大或电阻使用量大、成本高的缺陷。
技术实现思路
本技术所要解决的技术问题是克服现有技术的不足，提供一种GPIO占用量小、电阻使用量少、成本低的嵌入式系统按键检测电路。本技术所采用的技术方案是:本技术包括处理器和外围电路，所述处理器具备若干通用输入/输出接口所述外围电路包括若干个上拉按键、若干个下拉按键、若干个串联按键、上拉电阻和下拉电阻，所述若干个上拉按键中的各按键与所述若干个下拉按键中的各按键对应串联，所述各上拉按键的另一端连接所述上拉电阻的一端，所述上拉电阻的另一端连接电源VDD，所述各下拉按键的另一端连接所述下拉电阻的一端，所述下拉电阻的另一端连接电路共地，所述各按键的串联连接点分别依次对应连接所述若干个通用输入/输出接口中的各GP10，所述若干个通用输入/输出接口中的每两不同GPIO间分别依次对应并联所述相应串联按键。所述处理器内部电路具有通过软件控制可进行设置和调整所述各GPIO特性或状态的功能。本技术的有益效果是:由于本技术包括处理器和外围电路，所述处理器具备若干通用输入/输出接口，所述外围电路包括若干个上拉按键、若干个下拉按键、若干个串联按键、上拉电阻和下拉电阻，所述若干个上拉按键中的各按键与所述若干个下拉按键中的各按键对应串联，所述各上拉按键的另一端连接所述上拉电阻的一端，所述上拉电阻的另一端连接电源VDD，所述各下拉按键的另一端连接所述下拉电阻的一端，所述下拉电阻的另一端连接电路共地，所述各按键的串联连接点分别依次对应连接所述若干个通用输入/输出接口中的各GP10，所述若干个通用输入/输出接口中的每两不同GPIO间分别依次对应并联所述相应串联按键；所述处理器内部电路具有通过软件控制可进行设置和调整所述各GPIO特性或状态的功能。本技术通过共用外部上拉电阻和外部下拉电阻，降低电阻使用量。通过上拉按键、下拉按键和串联按键，降低了 GPIO占用量。在不影响功能和易用性的情况下，降低了生产成本和产品成本，所以本技术是一种GPIO占用量小、电阻使用量少、成本低的按键检测电路。附图说明图1是本技术外围电路原理不意图；图2是本技术MCU内部电路原理示意图；图3是本技术实施例中以3个GPIO检测9个按键的第一种设置下的原理示意图；图4是本技术实施例中以3个GPIO检测9个按键的第二种设置下的原理示意图；图5是本技术实施例中以3个GPIO检测9个按键的第三种设置下的原理示意图；图6是本技术实施例中以3个GPIO检测9个按键的第四种设置下的原理示意图。具体实施方式如图1至图 6所示，本技术包括处理器MCU和外围电路，所述处理器MCU具备若干通用输入/输出接口 GP101、GP102、GP103.......GPIOn,所述外围电路包括若干个上拉按键1^1、1^2、1^3.......仰11、若干个下拉按键1(01、1(02、1(03.......KDn、若干个串联按键KS1、KS2、KS3.......KSn、上拉电阻ERU和下拉电阻ERD，其中n为自然数。所述若干个上拉按键中的各按键与所述若干个下拉按键中的各按键对应串联，所述各上拉按键的另一端连接所述上拉电阻ERU的一端，所述上拉电阻ERU的另一端连接电源VDD，所述各下拉按键的另一端连接所述下拉电阻ERD的一端，所述下拉电阻ERD的另一端连接电路共地，所述各按键的串联连接点分别依次对应连接所述若干个通用输入/输出接口中的各GP10，所述若干个通用输入/输出接口中的每两不同GPIO间分别依次对应并联所述相应串联按键。所述处理器MCU内部电路具有通过软件控制可进行设置和调整所述各GPIO特性或状态的功能。所述串联按键的设置数目按一下方式设置:串联按键数目彡{(N-l)*N}/2，其中N为大于I的自然数。在本技术中，若外部上拉电阻ERU比外部下拉电阻ERD大，当按键闭合，在电源和地之间，通过外部上拉电阻ERU和外部下拉电阻ERD形成直流通路后，外部上拉电阻ERU和外部下拉电阻ERD的连接点电压为GPIO能识别的低电平；若外部上拉电阻ERU比外部下拉电阻ERD小，当按键闭合，在电源和地之间，通过外部上拉电阻ERU和外部下拉电阻ERD形成直流通路后，外部上拉电阻ERU和外部下拉电阻ERD的连接点电压为GPIO能识别的高电平。若GPIO内部上拉电阻比外部下拉电阻ERD大，当按键闭合，在电源和地之间，通过GPIO内部上拉电阻与外部下拉电阻ERD形成直流通路后，GPIO内部上拉电阻和外部下拉电阻ERD的连接点电压为GPIO能识别的低电平；同时，GPIO内部下拉电阻比外部上拉电阻ERU大，当按键闭合，在电源和地之间，通过GPIO内部下拉电阻与外部上拉电阻ERU形成直流通路后，GPIO内部下拉电阻和外部上拉电阻ERU的连接点电压为GPIO能识别的高电平。以下以具体实施例来对本技术作进一步的说明。本实施例中，如图1所示，所述按键检测电路包括3个GP10、3个上拉按键、3个下拉按键、3个串联按键、I个外部上拉电阻(IOKQ )和I个外部下拉电阻(IKQ )。上拉按键KU1、KU2、KU3的一端分别跟GPIOl、GP102、GP103相连，上拉按键KU1、KU2、KU3的另一端跟外部上拉电阻ERU的一端相连。下拉按键KD1、KD2、KD3的一端分别跟GP101、GP102、GP103相连，下拉按键KD1、KD2、KD3的另一端跟外部下拉电阻ERD的一端相连。KS1、KS2、KS3是分别连接在GPIOl和GP102、GP102和GP103、GP101和GP103之间的串联按键。外部上拉电阻ERU的另一端跟电源VDD相连。外部下拉电阻ERD的另一端跟地相连。VDD电压为3.3V。如图2所示，在本实施例中，所述GPIO能被设置成输出状态或者输入状态。其中GPIO内部的上拉电阻IRU阻值为100KQ，GPIO内部的下拉电阻IRD阻值为100KQ。GPIO在输入电平高于2V时，识别为高电平。GPIO在输入电平低于IV时，识别为低电平。GPIOl的内部上拉电阻为IRU1，内部下拉电阻为IRD1。GP102的内部上拉电阻为IRU2，内部下拉电阻为IRD2。GP103的内部上拉电阻为IRU3，内部下拉电阻为IRD3。本实施例以3个GPIO检测9个按键为例，阐述本技术检测技术方案如下:1.如图3所示，将GP101、GP102、GP103都设置为输入下拉状态。MCU根据GP101、GP102、GP103的输入电平，判断相应的KU1、KU2和KU3是否被按下。输入低电平，代表没有被按下。输入高电平，代表被按下。当KUl被按下后，ERU和IRDl在VDD和地之间形成直流通路，GPIOl 本文档来自技高网...

【技术保护点】
一种嵌入式系统按键检测电路，它包括处理器（MCU）和外围电路，所述处理器（MCU）具备若干通用输入/输出接口（GPIO1、GPIO2、GPIO3.......GPIOn）,其特征在于：所述外围电路包括若干个上拉按键（KU1、KU2、KU3.......?KUn）、若干个下拉按键（KD1、KD2、KD3.......?KDn）、若干个串联按键（KS1、KS2、KS3.......?KSn）、外部上拉电阻（ERU）和外部下拉电阻（ERD），所述若干个上拉按键中的各按键与所述若干个下拉按键中的各按键对应串联，所述各上拉按键的另一端连接所述外部上拉电阻（ERU）的一端，所述外部上拉电阻（ERU）的另一端连接电源VDD，所述各下拉按键的另一端连接所述外部下拉电阻（ERD）的一端，所述外部下拉电阻（ERD）的另一端连接电路共地，所述各按键的串联连接点分别依次对应连接所述若干个通用输入/输出接口中的各GPIO，所述若干个通用输入/输出接口中的每两不同GPIO间分别依次对应并联所述相应串联按键。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭章科，植伟城，郑灼荣，
申请(专利权)人：建荣集成电路科技珠海有限公司，
类型：实用新型
国别省市：