方法和布置技术

本发明专利技术的实施例涉及一种方法和布置。一种布置包括：第一时钟源；第二时钟源；以及电路系统，配置成向电路供应时钟信号，所述电路系统被配置成将时钟信号从一个频率改变成另一不同频率，从而在从所述一个频率改变成所述另一不同时钟频率时不供应时钟信号。

【技术实现步骤摘要】
方法和布置
本专利技术涉及一种方法和布置并且具体地，但是并未仅涉及一种用于在改变时钟频率时使用的方法和布置。
技术介绍
在已知电路中，时钟频率有时从一个值改变成另一个值。这可能引起例如时钟毛刺(glitch)和偏移(skew)的问题。这可能在使用改变的时钟来钟控数据时成问题。
技术实现思路
根据一个方面，提供一种布置，该布置包括：第一时钟源；第二时钟源；以及电路系统(circuitry)，配置成向电路供应时钟信号，所述电路系统被配置成将时钟信号从一个频率改变成另一不同频率，从而在从所述一个频率改变成所述另一不同时钟频率时不供应时钟信号。附图说明为了理解一些实施例，现在仅通过例子参照以下附图：图1示出了第一裸片和第二裸片；图2更具体示出了发送器物理接口和关联电路系统的部分；图3更具体示出了图1和图2的发送器物理接口；图4示出了图1的布置的发送器物理接口控制电路系统；图5具体示出了图4的控制电路的延迟链；图6具体示出了DLL控制电路系统；图7示出了定时图；图8示出了在频率切换阶段期间的具体定时图；图9示出了与图8的频率切换相反的频率切换的具体定时图；图10示出了第二实施例的发送器物理接口控制电路系统；图11示出了图10的发送器物理接口控制电路系统的计数器电路；图12示出了用于第二实施例的定时图；以及图13示出了在频率切换阶段期间的具体定时图。具体实施方式可以使用其中在单个封装内有多个裸片的一些实施例。具体而言，可以在单个封装内并入多个集成电路。在以下例子中，图1示出了具有两个裸片的单个封装内系统，提供该封装内系统以具体说明在两个裸片之间的交互。然而理解在一些实施例中可以在相同单个封装中提供三个或者更多裸片。用于在单个封装内系统(SiP)中越来越普遍使用两个或者更多单独裸片的基本原理如下：CMOS硅工艺中的减少的特征尺寸允许数字逻辑在相继制作技术中显著缩减。例如，当比较在90纳米技术中实施的数字逻辑单元与在65纳米技术中实施的数字逻辑单元时，可以获得近似50％的面积缩减。然而，如果完全在这些实施方式中，则模拟和输入/输出单元往往少得多地缩减。这可能在许多复杂的芯片上系统(SoC)中造成焊盘越来越受限制的设计。如果未与如果数字逻辑是器件面积的决定因素则可能密集地实施它一样密集地实施它，则焊盘受限制的设计可能视为浪费。在一些实施例中，另一因素是例如向亚32纳米设计的转变可能引入在一方面为支持低电压、高速输入/输出逻辑(诸如在800MHz或者更高频率的DDR3(双数据速率)RAM(随机存取存储器)1.5V)与另一方面为更高电压互连技术(例如HDMI(高清晰度多媒体接口)、SATA(串行高级技术附着)、USB3(通用串行总线)等)之间的分歧。更低电压DDR3接口与HDMI技术相比可能需要更低晶体管栅极氧化物厚度。这可能与标准工艺不兼容。向新工艺移植高速模拟接口在时间和专家关注方面消耗大量资源。通过将系统的模拟块的实施方式从数字块的实施方式去耦合可以允许减少获得工作硅片的时间。通过将传统单片芯片上系统拆分成多个裸片以便形成包括两个或者更多裸片的封装内系统，可以实现优点。例如可以设计每个裸片以提供特定功能，该特定功能可能在特定功能的实施方式中需要模拟和数字电路系统的各种不同混合。这意味着在一些实施例中可以有可能将相同裸片或者相同设计用于不同封装内系统中的裸片。这一模块性可以减少设计时间。可以使用在封装中有两个或者更多裸片的实施例。取而代之或者除此之外还可以使用如下实施例，其中有利的是独立认证、生效或者测试裸片中的至少一个裸片以例如符合标准。取而代之或者除此之外还可以使用如下实施例，其中裸片之一包含用于驱动具体无线、光学或者电接口的专用逻辑，从而可以独立制造一个或者多个其它裸片并且未引起与专用逻辑关联的任何成本。取而代之或者除此之外还可以使用如下实施例，其中裸片之一包含将向一个或者多个其它裸片的设计者/制造商隐瞒的信息、例如加密信息。取而代之或者除此之外还可以使用如下实施例，其中裸片之一包含高密度RAM(随机存取存储器)或者ROM(只读存储器)并且可优选出于制作产量和/或产品灵活性的原因而将这一存储器从标准高速逻辑分离。应当理解一些实施例可以具有除了先前讨论的优点之外的附加或者替代优点。一些实施例可以具有与两裸片(或者更多裸片)系统的特定相关性。然而应当理解实施例可以实施于除了两裸片或者更多裸片系统之外的场景中。例如一些实施例可以用来有助于两个或者更多块的功能。那些块可以是相同集成电路的部分、相同裸片的部分、在不同集成电路或者任何其它适当布置上。图1示出了第一裸片2和第二裸片4。在图1中，仅举例而言，第一裸片2具有CPU7。第二裸片4具有闪速存储器9。这一闪速存储器包含CPU为了引导系统而需要的引导代码。在实施例中，需要两个裸片以振荡器29确定的频率(振荡器模式)在引导期间运行、然后切换成锁相环PLL11确定的更高操作频率(PLL模式)。这是因为CPU7可以从位于与包含CPU7的裸片远离的裸片上的闪速存储器9引导。因此，在两个裸片之间的接口需要在这一引导时段期间工作。接口可以以如下频率运行，该频率是接口的时钟的一半。这意味着在振荡器模式中，接口以振荡器频率的一半运行。类似地，在PLL模式中，接口可以以PLL频率的一半运行。在一些实施例中，即时(on-the-fly)频率改变对于整个系统而言‘不可见’。这意味着可以无需与芯片上系统的握手(handshaing)。也可以避免比如时钟毛刺和/或时钟偏移之类的问题。每个裸片具有发送器和接收器，并且相应地将并入发送和接收电路系统二者，从而如需要的那样允许在裸片之间的双向通信，例如裸片1访问和接收来自位于裸片2中的闪速存储器的数据。将理解，这是接口的一个功能并且可以有在SiP的全操作中的一个或者多个其它用途。第一裸片2具有发送器物理接口(TXPHY)6和发送器控制器(TX控制器)18。发送器物理接口6具有关联控制电路10和时钟生成器8。控制器18被布置成提供通发送器物理接口6向第二裸片4传播的数据12。发送器物理接口6被配置成提供时钟信号14以伴随数据。在一个优选实施例中在图1中示出了这一时钟为差分对CK和CKN。时钟可以视为用于数据的定时参考，因为跨越在两个裸片之间的接口发送时钟和数据。第一裸片也具有由主DLL功能19构成的关联延迟锁定环(DLL)电路系统16，该主DLL功能包含主导(master)可编程数字延迟线(PDD)22和控制状态机(SM)20。DLL电路系统包括耦合到发送器物理接口6的从属PDD。在一些实施例中，从属PDD24直接连接到发送器物理接口6。通过从属PDD24对延迟量级的调整可以用来在接口高速操作时精确控制CK/CKN差分时钟对的、相对于发送的信号的相位。后文将更具体描述控制电路10和DLL电路系统16的作用。第二裸片4也可以包括尽管在该裸片的技术中实施的相同发送器电路部件。用相同标号标注这些部件，但是附有下标“a”。第二裸片4包括接收器物理接口(RXPHY)8和接收器控制器(RX控制器)30。接收器物理接口28被配置成接收数据流12和差分时钟信号对14。接收器物理接口28被配置成用从差分对CK/CKN14得到的时钟捕获数据流并且向控制器30传播数据。第本文档来自技高网...

【技术保护点】
一种布置，包括：第一时钟源；第二时钟源；以及电路系统，配置成向电路供应时钟信号，所述电路系统被配置成将所述时钟信号从一个频率改变成另一不同频率，从而在从所述一个频率改变成所述另一不同时钟频率时不供应时钟信号。

【技术特征摘要】
2012.01.30 GB 1201530.11.一种电路装置，包括：第一时钟源；第二时钟源；以及电路系统，配置成向电路供应时钟信号，所述电路系统被配置成将所述时钟信号从一个频率改变成另一不同频率，从而在从所述一个频率改变成所述另一不同频率时不供应时钟信号；其中所述电路系统包括：第一延迟链，以所述频率或不同频率之一被钟控并且具有多个抽头；逻辑电路，耦合至所述第一延迟链的抽头并且被配置成生成指示停止使用所述频率的第一控制信号以及生成使能用于所述时钟信号的频率改变的第二控制信号；以及第二延迟链，以所述频率或不同频率之一被钟控以及响应于所述第一控制信号重置并且具有配置成生成指示开始使用不同频率的第三控制信号的输出。2.根据权利要求1所述的电路装置，其中所述第二时钟源被配置成提供第一频率时钟信号和第二频率时钟信号。3.根据权利要求2所述的电路装置，其中所述电路系统被配置成通过停止向所述电路供应所述第一频率时钟信号、向所述电路提供来自所述第一时钟源的时钟信号、停止供应来自所述第一时钟源的所述时钟信号并且提供所述第二频率时钟信号来将从所述第一频率时钟信号供应的所述时钟信号改变成所述第二频率时钟信号。4.根据权利要求1-3中任一项所述的电路装置，其中所述第二时钟源包括锁相环。5.根据权利要求3所述的电路装置，其中所述第二时钟源被配置成在向所述电路供应来自所述第一时钟源的所述时钟信号时达到锁定。6.根据权利要求1-3中任一项所述的电路装置，包括配置成提供可控延迟的延迟锁定环电路系统，所述延迟锁定环电路系统被配置成在所述电路使用所述第一时钟时被重新配置。7.根据权利要求6所述的电路装置，其中所述延迟锁定环电路系统包括选择性地控制时钟信号经过的可编程延迟。8.根据权利要求1-3中任一项所述的电路装置，其中所述电路系统被配置成将在由所述第一时钟源和所述第二时钟源之一确定的所述一个...

【专利技术属性】
技术研发人员：A·菲里斯，I·A·宇尔兹，
申请(专利权)人：意法半导体格勒诺布尔二公司，意法半导体RD有限公司，
类型：发明
国别省市：