本发明专利技术涉及一种时隙复用的单条双向背板总线及其冗余保护方法，所述背板总线包括同步时钟、互连线、发送单元、接收单元、总线时隙处理和控制单元以及总线协议。所述冗余保护是指：为提高总线可靠性，避免某一个单板接口芯片故障导致整条总线拉死，采用两条完全相同的时隙复用的单条双向背板总线，总线传送的内容完全相同，但每条总线接口分别由二个独立的接口芯片实现。本发明专利技术所述的背板总线及保护方法，总线结构简单、实现容易，具有高可靠性和实时性，采用该总线可以大大简化背板上各单板之间互连的信号数，降低背板复杂度和PCB层数。
【技术实现步骤摘要】
本专利技术涉及背板信号互连
，具体说是。所述时隙复用的单条双向背板总线用于通信及其它电子设备中的多单板之间进行信息互通。
技术介绍
在通信及一些大型电子设备中，通常由多块电路板(简称单板)组成，单板之间通常采用无源背板进行信号连接，单板之间信号互连的要求是简单、可靠，满足单板之间信息传输的要求。特别是在光传输设备中，随着设备的容量越来越大，单端设备中单板的数量也越来越多，单板之间信号互连的连线数越来越大，背板复杂度越来越高，印刷电路板(PCB)叠层数越来越高，因此，采用总线互连技术，减少背板连线数量，是提高设备可靠性、降低背板成本的重要技术。现有总线技术很多，如I2C总线技术等，这些技术在工业电子、通信设备等领域都已有广泛应用，但存在实现协议复杂，可靠性和实时性较低的缺点，对一些高可靠性和实时性要求高等的场合，不是很适合。如在通信设备中，很多板卡之间需要互通板在位信息、实时告警信息等，这些信息数据量不大，但要求高的实时性和可靠性。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供，总线结构简单、实现容易，具有高可靠性和实时性，采用该总线可以大大简化背板上各单板之间互连的信号数，降低背板复杂度和PCB层数。为达到以上目的，本专利技术采取的技术方案是:一种时隙复用的单条双向背板总线，包括同步时钟、互连线、发送单元、接收单元、总线时隙处理和控制单元以及总线协议，其特征在于:发送单元:用于实现对单板数据的发送功能；接收单元:单板通过该单元实现对总线上数据的接收功能；互连线:用于连接各单板，在互连线上信号为单条双向信号传输；所述互连线包括背板PCB连线和连接电缆导线；发送单元和接收单元同时连接到同一互连线上，发送单元和接收单元与互连线之间的接口电平按以下原则设置:当总线速率较低时采用TTL、CMOS电平，为一根总线；当总线速率较高时，采用BLVDS电平，为一对差分总线；同步时钟:由帧定位时钟和数据采样时钟组成，或当单板上具有时钟锁相环，能够依据帧定位时钟恢复数据采样时钟时，则同步时钟仅由帧定位时钟组成；发送单元采样该同步时钟往总线上发送数据，接收单元采样该同步时钟从总线上采样接收数据；总线时隙处理和控制单元:用于实现发送数据的组帧和接收数据的解帧，用于实现发送数据的时隙控制；总线协议:总线上的单板按照该协议实现单板数据之间的互通，至少包括总线时隙划分、单板时隙段组成、同步字节设置、输入输出控制。在上述技术方案的基础上，发送单元、接收单元、总线时隙处理和控制单元每块单板上都有，为单板接口电路，同步时钟由背板提供。在上述技术方案的基础上，所述总线依赖于同步时钟进行工作，由同步时钟进行同步控制，总线最大总工作速率由数据采样时钟速率决定。在上述技术方案的基础上，依据设备中单板的数量，按照帧定位时钟周期，将该总线从时隙上划分成与单板数相同的时隙段，每块单板均有自己对应的时隙段；每块单板只能在该总线上自己对应的时隙段输出，其它时隙段输出开路或高阻；但在任一时隙段时单板均可读取总线上的该时隙段上的数据；每块单板的时隙段，由同步字节Header和信息净荷Data两部分组成，同步字节为该时隙段的同步和总线故障校验检测字节，信息净荷中承载的是要传递的板与板之间互通信息。在上述技术方案的基础上，为提高总线的可靠性，该总线采取如下措施:c.每块单板的同步字节，由按规律变化的字节组成并构成心跳码，同一单板时隙段的相邻两帧的心跳码不相同，采取二帧或以上相互交替，避免出现总线拉死，出现固定心跳码情形；单板接收侧，检测该交替变化的心跳码，判断该单板时隙段工作是否正常，从而使本总线具有故障检测功能；d.采用双总线结构，即单板之间采用二条完全相同的背板总线进行互连，二条总线上传输的信息完全相同；正常情况下，各单板只检测一条总线上的数据，当发现某一单板时隙段“心跳码”不正常时，转而检测另一条总线上该时隙段，取正常的时隙段信息；或同时检测接收两条总线上的时隙段数据，进行校验接收。一种背板总线的冗余保护方法，其特征在于:采用两条完全相同的时隙复用的单条双向背板总线构成双总线结构，时隙复用的单条双向背板总线传送的内容完全相同，但每条时隙复用的单条双向背板总线接口分别由二个独立的接口芯片实现；所述时隙复用的单条双向背板总线为前述任意之一所述的背板总线。在上述技术方案的基础上，正常情况下，各单板只检测一条总线上的数据，当发现某一单板时隙段“心跳码”不正常时，转而检测另一条总线上该时隙段，取正常的时隙段信肩、O在上述技术方案的基础上，各单板同时检测接收两条总线上的时隙段数据，进行校验接收。本专利技术所述的时隙复用的单条双向背板总线及其冗余保护方法，具有结构简单、实现容易、成本低、实时性的特点，可以大大简化背板互连的线数量，降低背板和连接器成本，提闻设备可罪性。附图说明本专利技术有如下附图:图1总线时隙划分，图2总线硬件实现，图3板卡时隙段组成，图4总线数据接收处理，图5带冗余保护的总线硬件实现。具体实施例方式以下结合附图对本专利技术作进一步详细说明。本专利技术给出了一种时隙复用的单条双向背板总线，所有连到该总线上的单板都可以同时发送和接收数据，互不干扰，该总线由同步时钟、互连线、发送单元、接收单元、总线时隙处理和控制单元以及总线协议组成，其硬件结构如图2所示；其中:发送单元:用于实现对单板数据的发送功能；接收单元:单板通过该单元实现对总线上数据的接收功能；互连线:用于连接各单板，在互连线上信号为单条双向信号传输；所述互连线可以为背板PCB (印刷电路板)连线，也可以是连接电缆导线；发送单元和接收单元同时连接到同一互连线上，发送单元和接收单元与互连线之间的接口电平按以下原则设置:当总线速率较低(例如小于IOMbps)时采用TTL(Complementary Metal Oxide Semiconductor)、 CMOS (Complementary Metal OxideSemiconductor)电平，为一根总线；当总线速率较高(例如大于等于IOMbps)时,采用BLVDS(总线型低电压差分信号)电平，为一对差分总线；总线接口电平为TTL、CMOS或BLVDS时，单板上接口器件必须支持“线与”功能，即输出为漏极开路、集电极开路等形式；同步时钟:由帧定位时钟和数据采样时钟组成，或当单板上具有时钟锁相环，能够依据帧定位时钟恢复数据采样时钟时，则同步时钟仅由帧定位时钟组成；发送单元采样该同步时钟往总线上发送数据，接收单元采样该同步时钟从总线上采样接收数据；总线时隙处理和控制单元:用于实现发送数据的组帧和接收数据的解帧，用于实现发送数据的时隙控制；总线协议:总线上的单板按照该协议实现单板数据之间的互通，至少包括总线时隙划分、单板时隙段组成、同步字节设置、输入输出控制。发送单元、接收单元、总线时隙处理和控制单元每块单板上都有，为单板接口电路，同步时钟由背板提供。在上述技术方案的基础上，所述总线依赖于同步时钟进行工作，由同步时钟进行同步控制，总线最大总工作速率由数据采样时钟速率决定。在上述技术方案的基础上，依据设备中单板的数量，按照帧定位时钟周期，将该总线从时隙上划分成与单板数相同的时隙段，每块单板均有自己对应的时隙段；一般来说，为处理方便和一致性，每块单板的时隙本文档来自技高网...
【技术保护点】
一种时隙复用的单条双向背板总线，包括同步时钟、互连线、发送单元、接收单元、总线时隙处理和控制单元以及总线协议，其特征在于：发送单元：用于实现对单板数据的发送功能；接收单元：单板通过该单元实现对总线上数据的接收功能；互连线：用于连接各单板，在互连线上信号为单条双向信号传输；所述互连线包括背板PCB连线和连接电缆导线；发送单元和接收单元同时连接到同一互连线上，发送单元和接收单元与互连线之间的接口电平按以下原则设置：当总线速率较低时采用TTL、CMOS电平，为一根总线；当总线速率较高时，采用BLVDS电平，为一对差分总线；同步时钟：由帧定位时钟和数据采样时钟组成，或当单板上具有时钟锁相环，能够依据帧定位时钟恢复数据采样时钟时，则同步时钟仅由帧定位时钟组成；发送单元采样该同步时钟往总线上发送数据，接收单元采样该同步时钟从总线上采样接收数据；总线时隙处理和控制单元：用于实现发送数据的组帧和接收数据的解帧，用于实现发送数据的时隙控制；总线协议：总线上的单板按照该协议实现单板数据之间的互通，至少包括总线时隙划分、单板时隙段组成、同步字节设置、输入输出控制。
【技术特征摘要】
【专利技术属性】
技术研发人员：吕建新，
申请(专利权)人：烽火通信科技股份有限公司，
类型：发明
国别省市：
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