一种用于高速通信的数据完整性检测装置制造方法及图纸

本实用新型专利技术公开一种用于高速通信的数据完整性检测装置，包括存储控制器，所述存储控制器连接有三个完全相同的SSRAM存储器，存储控制器每次向三个SSRAM存储器的相同地址发出相同的指令，并在回读时同时向三个SSRAM存储器发出相同的地址和指令。本实用新型专利技术在高速数据缓冲场合能够适用于任何大小的数据操作且数据不需要分包操作，而且未添加任何校验信息，百分之百有效数据读写；且不仅可以纠正数据传输时的实时错误，而且有存储器自检功能。此外，由于本装置不使用类似CRC码之类的额外增加数据量的方法，因此数据读写不会额外消耗时间。本装置不利用空闲时间写特定码检测存储器自检，不会造成自检和正常操作的总线冲突，没有判断和等待时间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及数据安全领域，具体涉及一种对内存传输的数据进行优化选择从而保证接收数据的完整性的检测装置。
技术介绍
核安全级设备要求保证数据的正确完整性，采取的措施一般是数据总线校验、数据块校验和存储器的自检。其中数据总线校验就是增加额外的奇偶校验位或ECC (ErrorCorrecting Code)位；数据块校验就是数据按照一定大小的包传输,而针对整个包使用CRC(Cyclic Redundancy Check)技术校验；存储器自检就是在存储器空闲时,先暂存其内容，然后写入特定的值，再读出，符合预期标0K，否则标NG。现有技术中一般采用上述三种方法中的一种或几种来保证数据完整性，效果也是不错的。但是在数据快速缓存的场合，如使用SSRAM (同步静态存储器)作高速通信缓存的场合，其缺点也是显而易见的，因为CRC技术不太适合小数据量读写，而且CRC过程需要消耗时间来计算，计算过程中还会生成额外的CRC码，所以空间和时间的开销在小数据传输时比例太大。存储器自检在快速存取时算法过于复杂，存储器自检采用存储器空闲时来完成操作，但是在快速存取时存储器空闲时间少且不规律，造成自检困难。
技术实现思路
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【技术保护点】
一种用于高速通信的数据完整性检测装置，包括存储控制器（1），其特征在于，所述存储控制器（1）连接有三个完全相同的SSRAM存储器（2），写数据时，存储控制器（1）每次向三个SSRAM存储器（2）的相同地址发出相同指令，读数据时，存储控制器（1）同时向三个SSRAM存储器（2）的相同地址发送相同的指令。

【技术特征摘要】
1.一种用于高速通信的数据完整性检测装置，包括存储控制器(I)，其特征在于，所述存储控制器(I)连接有三个完全相同的SSRAM存储器(2 )，写数据时，存储控制器(I)每次向三个SSRAM存储器(2)的相同地址发出相同指令，读数据时，存储控制器(I)同时向三个 SSRAM存储器(2)的相同地址发送相同的指令。2.如权利要求1所述的一种用于高速通信的数据完整性检测装置，其特征在于，所述存储控制器(I)通过三个...

【专利技术属性】
技术研发人员：张勇涛，马光强，张磊，徐晓冬，金成日，张春雷，
申请(专利权)人：北京广利核系统工程有限公司，中国广东核电集团有限公司，
类型：实用新型
国别省市：