一种用于高速通信的数据完整性检测装置制造方法及图纸

本实用新型专利技术公开一种用于高速通信的数据完整性检测装置，包括存储控制器，所述存储控制器连接有三个完全相同的SSRAM存储器，存储控制器每次向三个SSRAM存储器的相同地址发出相同的指令，并在回读时同时向三个SSRAM存储器发出相同的地址和指令。本实用新型专利技术在高速数据缓冲场合能够适用于任何大小的数据操作且数据不需要分包操作，而且未添加任何校验信息，百分之百有效数据读写；且不仅可以纠正数据传输时的实时错误，而且有存储器自检功能。此外，由于本装置不使用类似CRC码之类的额外增加数据量的方法，因此数据读写不会额外消耗时间。本装置不利用空闲时间写特定码检测存储器自检，不会造成自检和正常操作的总线冲突，没有判断和等待时间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及数据安全领域，具体涉及一种对内存传输的数据进行优化选择从而保证接收数据的完整性的检测装置。
技术介绍
核安全级设备要求保证数据的正确完整性，采取的措施一般是数据总线校验、数据块校验和存储器的自检。其中数据总线校验就是增加额外的奇偶校验位或ECC (ErrorCorrecting Code)位；数据块校验就是数据按照一定大小的包传输,而针对整个包使用CRC(Cyclic Redundancy Check)技术校验；存储器自检就是在存储器空闲时,先暂存其内容，然后写入特定的值，再读出，符合预期标0K，否则标NG。现有技术中一般采用上述三种方法中的一种或几种来保证数据完整性，效果也是不错的。但是在数据快速缓存的场合，如使用SSRAM (同步静态存储器)作高速通信缓存的场合，其缺点也是显而易见的，因为CRC技术不太适合小数据量读写，而且CRC过程需要消耗时间来计算，计算过程中还会生成额外的CRC码，所以空间和时间的开销在小数据传输时比例太大。存储器自检在快速存取时算法过于复杂，存储器自检采用存储器空闲时来完成操作，但是在快速存取时存储器空闲时间少且不规律，造成自检困难。
技术实现思路
为解决现有技术中核电站安全级设备的数据在高速通信的缓存应用时存在自检占用时间长且不规律的问题，本技术提供一种基于SSRAM的数据完整性检测装置，具体方案如下一种用于高速通信的数据完整性检测装置，包括存储控制器，其特征在于，所述存储控制器连接有三个完全相同的SSRAM存储器，写数据时，存储控制器每次向三个SSRAM存储器的相同地址发出相同指令，读数据时，存储控制器同时向三个SSRAM存储器的相同地址发送相同的指令。优选为所述存储控制器通过三个独立的数据信号线与三个SSRAM存储器连接。优选为所述存储控制器包括三取二优选电路和故障检测电路，其中三个SSRAM存储器的回读数据经过三取二优选电路后再通过存储控制器输出，所述故障检测电路用于标识三取二优选电路的回读数据中相应SSRAM存储器的故障信息。本技术在高速数据缓冲场合能够适用于任何大小的数据操作且数据不需要分包操作，而且未添加任何校验信息，百分之百有效数据读写；且不仅可以纠正数据传输时的实时错误，而且有存储器自检功能。此外，由于本装置不使用类似CRC码之类的额外增加数据量的方法，因此数据读写不会额外消耗时间。本装置不利用空闲时间写特定码进行存储器自检，不会造成自检和正常操作的总线冲突，没有判断和等待时间。附图说明图1本技术的连接示意图；图2本技术的存储控制器内部结构及回读数据示意图。附图中标号说明1-存储控制器、101-三取二优选电路、102-故障检测电路、 2-SSRAM存储器、3-数据总线。具体实施方式如图1所示，本技术的用于高速通信的数据完整性检测装置，包括存储控制 器I，存储控制器I连接有三个完全相同的SSRAM存储器2，写数据时，存储控制器I每次向 三个SSRAM存储器2的相同地址发出相同指令，读数据时，存储控制器I同时向三个SSRAM 存储器2的相同地址发送相同的指令。本技术的装置使用三个完全相同的SSRAM存储 器2，实现了数据完整性的保证和存储器的自检。三个SSRAM存储器2受到存储控制器I完 全相同的操作，其中由存储控制器I到三个SSRAM存储器2的地址信号、时钟信号和读写信 号是完全一样的。为了读取数据实现三取二优选，存储控制器I必须通过三个独立的数据 总3线与三个SSRAM存储器2连接。如图2所示，为了提高回读数据的正确性，存储控制器I包括三取二优选电路101 和故障检测电路102，其中三个SSRAM存储器2的回读数据经过三取二优选电路101后再 通过存储控制器I输出，故障检测电路102用于标识三取二优选电路101的回读数据中相 应SSRAM存储器2的故障信息。在读操作时，存储控制器I向三个SSRAM存储器2同时发 出相同的地址和指令，这样在三个数据总线3上应该返回相同的内容。为了避免错误，三个 回读数据同时进入三取二优选电路101 ;如果有一个值不同，三取二优选电路会使用三取 二的方式，输出结果。本技术采用三取二的原理就是不管何种情况，在只有O和I取值 情况下，三个值当中，总有两个以上值占优势，所以很容易得出优选结果。三取二，这种方法 一个隐含条件就是同时发生两个以上的错误的概率事件非常小。本技术的工作过程如下存储控制器I接收到写指令和数据后，产生正确的 地址和写信号给所有SSRAM存储器2，同时把数据同时发送到三个数据总线3上，并完成操 作时序。总之，写操作的目的就是使得三个SSRAM存储器2在相同的地址有相同的内容。回 读时，三个SSRAM存储器2的相同地址的相同内容分别通过三个数据总线3进入存储控制 器I的三取二优选电路101中，三取二优选电路101在优选过程中，同时进行SSRAM存储器 2的自检。当发生三个数据不一致时，故障检测电路102把故障数值的来源地址和芯片编号 记录下来。当下一次读操作时，如果发生故障的数值，其位置与上次相同，则可以标记该芯 片该地址存储单元损坏。其中，只有连续两次对同一个地址进行操作，发现同一个芯片的存 储单元损坏，才进行标识；若紧邻一次操作结果无故障，则需要清空上次的故障记录，这样 就避免了偶然因素造成的故障。以上所述仅是本技术的较佳实施例而已，并非对本技术作任何形式上的 限制，虽然本技术已以较佳实施例公开上述内容，然而并非用以限定本技术，任何 熟悉本专利的技术人员在不脱离本技术技术方案范围内，当可利用上述提示的技术内 容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本技术技术方案的内 容，依据本技术的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍 属于本技术方案的范围内。本文档来自技高网...

【技术保护点】
一种用于高速通信的数据完整性检测装置，包括存储控制器（1），其特征在于，所述存储控制器（1）连接有三个完全相同的SSRAM存储器（2），写数据时，存储控制器（1）每次向三个SSRAM存储器（2）的相同地址发出相同指令，读数据时，存储控制器（1）同时向三个SSRAM存储器（2）的相同地址发送相同的指令。

【技术特征摘要】
1.一种用于高速通信的数据完整性检测装置，包括存储控制器(I)，其特征在于，所述存储控制器(I)连接有三个完全相同的SSRAM存储器(2 )，写数据时，存储控制器(I)每次向三个SSRAM存储器(2)的相同地址发出相同指令，读数据时，存储控制器(I)同时向三个 SSRAM存储器(2)的相同地址发送相同的指令。2.如权利要求1所述的一种用于高速通信的数据完整性检测装置，其特征在于，所述存储控制器(I)通过三个...

【专利技术属性】
技术研发人员：张勇涛，马光强，张磊，徐晓冬，金成日，张春雷，
申请(专利权)人：北京广利核系统工程有限公司，中国广东核电集团有限公司，
类型：实用新型
国别省市：