星载可重构协处理单元，属于航天领域。它为了解决现有微处理器系统功能技术存在系统性能低、升级能力差且发生故障很难恢复的问题。它的监测电路数据输出端与状态控制电路数据输入端连接，监测电路数据输出端与状态控制电路数据输入端连接，状态控制电路数据输出端与反熔丝FPGA芯片数据控制输入端连接，反熔丝FPGA芯片数据配置输出端与SelectMap配置端口数据配置输入端连接，反熔丝FPGA芯片数据存储端与NOR型FLASH内存数据存储端连接，FLASH接口单元数据端和SpaceWire编解码IP核数据端同时接处理器本地总线，FLASH接口单元数据存储端与NOR型FLASH内存数据存储端连接。
【技术实现步骤摘要】
本专利技术属于航天数据处理
，具体涉及星载可重构协处理单元。
技术介绍
随着航天任务日益复杂化、多祥化，对星载计算机的功能设计和处理能力提出了更高的要求。传统星载计算机多采用通用微处理器或针对特定需求的ASIC的方法设计，通用微处理器系统功能由软件实现，这种设计方法具有较强灵活性，但系统性能低设计方法虽然系统性能较高，但升级能力差，而且一旦发生故障很难恢复。综上所述现有的微处理器系统功能技术存在系统性能低、升级能力差且一旦发生故障很难恢复的问题。
技术实现思路
本专利技术为了解决现有的微处理器系统功能技术存在系统性能低、升级能力差且ー旦发生故障很难恢复的问题，从而提出了星载可重构协处理单元。星载可重构协处理单元，它包括FPGA模块、第一NOR型FLASH内存、反熔丝FPGA芯片、第二 NOR型FLASH内存、第二代双倍数据率同步动态随机存取存储器(简称DDR2SDRAM，全称Double-Data-Rate Two Synchronous Dynamic Random AccessMemory)、本地存储总线(简称LMB总线,全称Local Memory Bus)总线和处理器本地总线(简称PLB总线,ProcessorLocal Bus总线)，FPGA模块(全称现场可编程门阵列模块，Field — Programmable GateArray)包括Power PC微处理器、接ロ単元、速率阻尼算法区、对日定向算法区、对日定向算法区、N个双端ロ随机存储器、FLASH接ロ单元、Spaceffire编解码IP核、SelectMap配置端ロ、状态控制电路和监测电路，Power PC微处理器为是ー种RISC架构的CPU，其基本的设计源自 IBM 的 POWER (全称 PerformanceOptimized With Enhanced RISC)架构。其中，N大于等于3，监测电路共有N个数据输入端和ー个数据输出端，反熔丝FPGA芯片共有一个数据控制输入端、一个数据配置输出端和ー个数据存储立而，所述的Power PC微处理器、接ロ単元和N个双端ロ随机存储器均与本地存储总线连接，接ロ単元的数据存储端与第二代双倍数据率同步动态随机存取存储器的数据存储端连接，第一双端ロ随机存储器的数据运算端与速率阻尼算法区的数据端连接，第一双端ロ随机存储器的状态信号输出端、第二双端ロ随机存储器的状态信号输出端、……、第N双端ロ随机存储器的状态信号输出端分别与监测电路的第一存储器状态输入端、第二存储器状态输入端、……、第N存储器状态输入端连接；第二双端ロ随机存储器的数据运算端与对日定向算法区的数据端连接，第N双端ロ随机存储器的数据运算端与对地定向算法区的数据端连接，监测电路的数据输出端与状态控制电路的数据输入端连接，监测电路的数据输出端与状态控制电路的数据输入端连接，状态控制电路的数据输出端与反熔丝FPGA芯片数据控制输入端连接，反熔丝FPGA芯片的数据配置输出端与SelectMap配置端ロ的数据配置输入端连接，反熔丝FPGA芯片的数据存储端与第二 NOR型FLASH内存的数据存储端连接，FLASH接ロ単元的数据端和SpaceWire编解码IP核的数据端同时接处理器本地总线，FLASH接ロ単元的数据存储端与第一 NOR型FLASH内存的数据存储端连接。本专利技术通过主处理器向其传输任务信息，经过一定处理将该任务信息转换成FPGA配置文件下载到协处理器，完成相应的计算工作，这样可以在保证系统灵活升级与故障处 理能力前提下，使系统获得较高性能。达到了提高星载处理的性能、工作效率和安全性能的目的。附图说明图1为本专利技术所述的星载可重构协处理单元的结构示意图。具体实施例方式具体实施方式一、结合图1具体说明本实施方式，本实施方式所述的星载可重构协处理单元，包括FPGA模块1、第一 NOR型FLASH内存2、反熔丝FPGA芯片3、第二 NOR型FLASH内存4、第二代双倍数据率同步动态随机存取存储器5、本地存储总线和处理器本地总线，FPGA模块I包括Power PC微处理器1_1、接ロ单元1_2、速率阻尼算法区1_3、对日定向算法区1-4、对日定向算法区1-5、N个双端ロ随机存储器、FLASH接ロ单元l-9、SpaceWire编解码IP核1-10、SelectMap配置端ロ 1_11、状态控制电路1-12和监测电路ト13，其中，N大于等于3，监测电路1-13共有N个数据输入端和ー个数据输出端，反熔丝FPGA芯片3共有一个数据控制输入端、一个数据配置输出端和ー个数据存储立而，所述的Power PC微处理器1_1、接ロ单元1_2和N个双端ロ随机存储器均与本地存储总线连接，接ロ単元1-2的数据存储端与第二代双倍数据率同步动态随机存取存储器5的数据存储端连接，第一双端ロ随机存储器1-6的数据运算端与速率阻尼算法区1-3的数据端连接，第一双端ロ随机存储器1-6的状态信号输出端、第二双端ロ随机存储器1-7的状态信号输出端、……、第N双端ロ随机存储器1-8的状态信号输出端分别与监测电路1-13的第一存储器状态输入端、第二存储器状态输入端、……、第N存储器状态输入端连接；第二双端ロ随机存储器1-7的数据运算端与对日定向算法区1-4的数据端连接，第N双端ロ随机存储器1-8的数据运算端与对地定向算法区1-5的数据端连接，监测电路1-13的数据输出端与状态控制电路1-12的数据输入端连接，状态控制电路1-12的数据输出端与反熔丝FPGA芯片3数据控制输入端连接，反熔丝FPGA芯片3的数据配置输出端与SelectMap配置端ロ 1_11的数据配置输入端连接，反熔丝FPGA芯片3的数据存储端与第二 NOR型FLASH内存4的数据存储端连接，FLASH接ロ单元1_9的数据端和SpaceWire编解码IP核1_10的数据端同时接处理器本地总线，FLASH接ロ単元1_9的数据存储端与第一 NOR型FLASH内存2的数据存储端连接。具体实施方式ニ、本实施方式与具体实施方式一所述的星载可重构协处理单元的区别在于，所述的FPGA模块I的型号为XC5VFX200T。本专利技术的工作原理为系统上电后，主处理器根据任务的需求，通过外部接ロ以低压差分(简称LVDS,全称Low-Voltage Differential Signaling)信号形式向协处理单元传 递任务信息，反熔丝FPGA3将该任务信息转换成FPGA功能配置文件，通过SelectMap配置端ロ 1-11配置端ロ配置XC5VFX200T FPGA模块I。同时第二 NOR型FLASH内存4存储此时配置文件，用于故障重构。第一 NOR型FLASH内存2预存ー些任务的大容量数据信息，便于运行时快速提取，提高处理效率。还可以存储ー些系统升级文件。第二代双倍数据率同步动态随机存取存储器5用于整个系统在运行过程中进行数据缓存。XC5VFX200T FPGA模块I通过SpaceWire编解码IP核1_10与主处理单元进行数据交互通信。由于SpaceWire是高速数据协议，可以保证协处理単元和主处理单元之间的通信实时性。Power PC微处理器1_11根据任务的需求，提取不同的算法，在对应的双端ロ随机存储器上运行。同吋，监测电路时刻监视运行中的本文档来自技高网...
【技术保护点】
星载可重构协处理单元，其特征在于：它包括FPGA模块（1）、第一NOR型FLASH内存（2）、反熔丝FPGA芯片（3）、第二NOR型FLASH内存（4）、第二代双倍数据率同步动态随机存取存储器（5）、本地存储总线和处理器本地总线，FPGA模块（1）包括Power?PC微处理器（1?1）、接口单元（1?2）、速率阻尼算法区（1?3）、对日定向算法区（1?4）、对地定向算法区（1?5）、N个双端口随机存储器、FLASH接口单元（1?9）、SpaceWire编解码IP核（1?10）、SelectMap配置端口（1?11）、状态控制电路（1?12）和监测电路（1?13），其中，N大于等于3，监测电路（1?13）共有N个数据输入端和一个数据输出端，反熔丝FPGA芯片（3）共有一个数据控制输入端、一个数据配置输出端和一个数据存储端，所述的Power?PC微处理器（1?1）、接口单元（1?2）和N个双端口随机存储器均与本地存储总线连接，接口单元（1?2）的数据存储端与第二代双倍数据率同步动态随机存取存储器（5）的数据存储端连接，第一双端口随机存储器（1?6）的数据运算端与速率阻尼算法区（1?3）的数据端连接，第一双端口随机存储器（1?6）的状态信号输出端、第二双端口随机存储器（1?7）的状态信号输出端、……、第N双端口随机存储器（1?8）的状态信号输出端分别与监测电路（1?13）的第一存储器状态输入端、第二存储器状态输入端、……、第N存储器状态输入端连接；第二双端口随机存储器（1?7）的数据运算端与对日定向算法区（1?4）的数据端连接，第N双端口随机存储器（1?8）的数据运算端与对地定向算法区（1?5）的数据端连接，监测电路（1?13）的数据输出端与状态控制电路（1?12）的数据输入端连接，状态控制电路（1?12）的数据输出端与反熔丝FPGA芯片（3）数据控制输入端连接，反熔丝FPGA芯片（3）的数据配置输出端与SelectMap配置端口（1?11）的数据配置输入端连接，反熔丝FPGA芯片（3）的数据存储端与第二NOR型FLASH内存（4）的数据存储端连接，FLASH接口单元（1?9）的数据端和SpaceWire编解码IP核（1?10）的数据端同时接处理器本地总线，FLASH接口单元（1?9）的数据存储端与第一NOR型FLASH内存（2）的数据存储端连接。...
【技术特征摘要】
1.星载可重构协处理单元，其特征在于它包括FPGA模块(I)、第一NOR型FLASH内存(2)、反熔丝FPGA芯片(3)、第二 NOR型FLASH内存(4)、第二代双倍数据率同步动态随机存取存储器(5)、本地存储总线和处理器本地总线，FPGA模块(I)包括Power PC微处理器(1-1)、接口单元(1-2)、速率阻尼算法区(1-3)、对日定向算法区(1-4)、对地定向算法区(1-5)、N个双端口随机存储器、FLASH接口单元(1-9)、SpaceWire编解码IP核(1-10)、SelectMap配置端口( 1_11)、状态控制电路(1-12)和监测电路(1-13), 其中，N大于等于3， 监测电路(1-13)共有N个数据输入端和一个数据输出端， 反熔丝FPGA芯片(3)共有一个数据控制输入端、一个数据配置输出端和一个数据存储端， 所述的Power PC微处理器(1_1 )、接口单元(1_2)和N个双端口随机存储器均与本地存储总线连接， 接口单元(1-2)的数据存储端与第二代双倍数据率同步动态随机存取存储器(5)的数据存储端连接， 第一双端口随机存储器(1-6)的数据运算端与速率阻尼算法区(1-3)的数据端连接， 第一双端口随机存储器(1-6)的...
【专利技术属性】
技术研发人员：张迎春，束磊，刘源，李兵，罗红吉，潘小彤，黄瀚，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
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