本发明专利技术公开了采样。公开了被配置为由基本为正弦型的时钟信号驱动的电流模式时间交织采样电路。这种电路可被结合在ADC电路中，例如被结合作为IC芯片上的集成电路。所公开的电路无需离线就能够校准自身。
【技术实现步骤摘要】
本专利技术涉及用于对输入信号进行采样的电路和方法，例如用于对输入模拟信号进行采样的电路和方法。尤其但非唯一地，本专利技术涉及模拟到数字电路和方法。
技术介绍
用于实现模拟到数字转换器(ADC)的体系结构一般属于三种类别中的一种，即低到中速(例如，积分和过采样ADC)、中速(例如，算术ADC)、以及高速(例如，时间交织(time-1nterleaved) ADC)。通常，随着ADC的速度提高,会发现其精度下降。时间交织ADC所基于的主要思想是通过并行操作许多子ADC来获得甚高速模拟到数字转换。已知的时间交织ADC的示例在W. C. Black, Jr.和D. A. Hodges所著的“Time-1nterleaved Converter Arrays，，，IEEE Journalof Solid-State Circuits,第 15卷，第 1022 至 1029 页，1980 年 12 月和 K. Poulton, J. J. Corcoran 和 T. Hornak 所著的 “A1-GHz 6-bit ADC System”，IEEE Journal of Solid-State Circuits,第 22 卷，第 962 至970页，1987年12月中公开。图1是大体上可被认为等同于以上引用的已知示例的时间交织ADC I的示意图。ADC I包括第一采样和保持(S/Η)电路2、四个第二 S/Η电路4、四个N位ADC 6和一数字复用器8。第一 S/Η电路2受时钟Θ ^控制，第二 S/Η电路4受时钟Θ i至Θ 4控制。时钟Θ ^是时钟91至04的4倍那么快，并且时钟01至θ4相对于彼此有延迟，延迟量为时钟Θ。的周期。因此，ADC 6依次接收以时钟Qtl的速率采样的输入信号Vin的样本，从而一个ADC6接收的样本与另一个ADC 6接收的样本时间交织。此方法的益处在于，四个ADC 6可以按输入采样频率的速率的四分之一来操作。ADC 6的数字输出在数字复用器8中被复用在一起,并且被输出作为表不输入到第一 S/Η电路2中的原始模拟输入信号Vin的数字信号。很明显，第一 S/Η电路2是关键的(因为其必须具有的操作频率)，而在四个第S/H电路4中有可能容忍相当大的抖动(相位噪声)，因为此时已经取得样本了。结果，第一 S/H电路2有时以离娃(off-silicon)的方式实现，以便获得更高的性能，例如使用GaAs技术来实现。在Peter Schvan 等人所著的“A 24 GS/s 6b ADC in 90 nm CMOS”，ISSCC 2008，Session 30，Data-Converter Techniques，30. 3，2008 IEEEInternational Solid-StateCircuits Conference，第544、545和634页中公开了一种改进的时间交织ADC。图2是大体上可被认为等同于该ISSCC论文中公开的ADC的时间交织ADC 10的示意图。ADC 10包括四个跟踪和保持(T/Η)电路、四个ADC库(ADCbank) 14、四个解复用器16、以及一数字复用器18。ADC 10的整体体系结构与ADC I的相当。这样，T/Η电路12以时间交织方式、按整体采样频率的四分之一操作。ADC库14被用于将接收到的样本转换成数字信号。ADC库14可各自包括多个时间交织子ADC电路，以使得这些ADC电路能够以比T/Η电路12更低的速率操作，从而把每个传入信号解复用为多个输出信号。解复用器16可进行进一步的解复用。解复用器16的数字输出最终在数字复用器18中被复用在一起，并且被输出作为表示被输入到T/Η电路12中的原始模拟输入信号Vin的数字信号。因此将会明了，现有的用于诸如图2的ADC 10之类的超高速ADC的体系结构是交织的T/Η电路的阵列，用于取得初始样本，其后是解复用/采样和保持电路，这些电路驱动低速子ADC阵列。这种现有的ADC电路是电压模式电路。该体系结构的一个问题是它尤其难以(甚至不可能)获得不同的前端T/Η通道之间 的增益和偏离(采样时间)匹配、不同的解复用器/采样和保持通道之间的增益匹配、以及子ADC之间的增益/线性度/偏移量匹配。任何失配在频域中表现为尖刺和镜像，在时域中表现为固定式样噪声。即使能够提供某种修整采样延迟的手段，测量这些延迟误差仍然是困难的，因为这些误差太小了，以至于无法直接测量。另一个问题在于从前端T/Η电路实现足够的速度和线性度，因为这些需要非常高的带宽和低失真。问题不仅在于静态线性度，还在于采样开关中的动态线性度，因为任何依赖于信号的开关延迟都会在高频输入信号上引入失真。另一个主要问题是，为了在采样门中获得高速度、低电容和更低功率，必须使用非常小的器件，这意味着随机失配非常大并且难以补偿。因此很难在高频下获得良好的输入匹配，并且存在相当大的依赖于信号的开关回扫，这会导致失真。为了帮助理解所涉及的设计困难，对于20GHz的输入信号，为了维持6位的ENOB(有效位数)，T/H采样时间需要被交织到理想样本实例的O.1ps精度内。这是无法通过设计来实现的，因此需要校准。然而，无法例如通过测量时钟-延迟差异来以足够的精度直接测量时间，从而一般需要施加校准信号，以便能够通过最小化FFT尖刺来(以非常小的步长)调节定时。即使能够做到这一点，生成并分布多个高速采样时钟并且提供精细的延迟时间调整也是很困难的并且消耗大量功率。为了更好地理解，将更详细地考虑在诸如图2的ADC 10之类的现有的时间交织ADC中的以上问题。图3是可用于ADC 10的T/Η电路12中的电路20的示意图。电路20包括电阻21、晶体管22、时钟缓冲器24、信号缓冲器26、以及电容器28。通常，模拟输入电压Vin通过在时钟信号CLK的控制下通过晶体管22而被采样，并且这个采样的电压被临时存储在电容器28中，然后经由缓冲器26被电路的其余部分使用。想要在高采样率下操作这种电路的愿望对其操作施加了相当大的压力。例如，为了在希望的56GS/s的采样率下操作，时钟脉冲的宽度需要大约为17ps (如图3所示)。这种快速操作还使得小晶体管22 (例如，具有小于I平方微米的栅极面积)和小电容器28 (例如，具有大约几fF的电容C)成为必要。在这样小的尺寸下，在ADC的不同采样电路20之间晶体管22中(例如，寄生电容和导通电阻Rw中)和电容器28中的失配变得相当大。另外，电阻21—般被提供来给出希望的输入阻抗(例如，50 Ω)，并且为了维持良好的输入匹配，电容器28的阻抗在所关注频率下必须远高于电阻21的阻抗(例如是其10倍)。例如，在20GHz下，对于500 Ω的阻抗，电容器28可能需要具有16fF区域中的电容。在如此微小的尺寸下，T/Η电路的电容器28之间的失配可能是非常大的。另外,在这种高时钟速率下，回转率(slew rate)变得相当大。图4是一时钟信号在从其高电平Vdd (数字“I”)下降到其低电平Vss (数字“O”)时的放大图。图4中还示出了在最大和最小信号值之间波动的示例性输入信号VIN。虽然图4中的信号没有按比例示出，但是应当明了，在信号Vin的可能输入值的范围中(最大、中点和最小值由黑点本文档来自技高网...
【技术保护点】
用于对电流信号进行采样的电流模式电路，该电路包括：第一节点，被配置为接收电流信号；多个第二节点，能够沿着相应的路径导通性地连接到所述第一节点；导引电路，被配置为控制第一节点和第二节点之间的连接，从而随着时间的流逝，沿着所述路径中的不同路径来导引构成所述电流信号的不同电荷包；生成电路，被配置为对于通过所述第二节点的电荷包中的每个电荷包基于该电荷包的特性来生成样本值，每个样本值指示出与其电荷包相对应的电流信号的值；以及校准电路，被配置为组合来自所述第二节点中的一个或多个的样本值以提供一个或多个组合样本值，并且基于所述一个或多个组合样本值来校准电路的操作。
【技术特征摘要】
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【专利技术属性】
技术研发人员：伊恩·朱斯欧·代迪克，加文·朗伯斯·艾伦，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：
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