本实用新型专利技术涉及CPU互联技术，特别是涉及一种龙芯3号系列CPU与芯片组互联的装置，该装置包括龙芯CPU组和芯片组，所述龙芯CPU组中的CPU依次串联，所述龙芯CPU组中至少有两个龙芯CPU通过16位HT总线与所述芯片组连接，从而提高龙芯3号CPU互联架构的IO性能。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术涉及CPU互联技术，特别是涉及一种龙芯3号系列CPU与芯片组互联的装置。
技术介绍
中国科学院计算所研发的龙芯3号系列CPU，目前已知包括4核心3A，8核心3B，8核心或者16核心3C的CPU，4核心的龙芯3A CPU于2009年10月面世，8核心的龙芯3BCPU于2010年11月面世，龙芯3C CPU正处于研发阶段，它们是中国人自己完全依靠自己的力量独立研发的具有完全自主知识产权的CPU ;但由于龙芯3号系列CPU面世的时间短，龙芯3号CPU多颗互联的应用方案以及各种配套的应用方案均有待设计和创造，目前龙芯3号CPU已知的互联方案为两路和四路互联架构，图I为龙芯3号CPU目前已有的两路互联 架构方案，图2为龙芯3号CPU目前已有的四路互联架构方案。由于每个龙芯3号CPU有2个16位的HT总线，如图I所示，在两个龙芯3号CPU互联的架构中，其中第一龙芯3号CPU的2个16位的HT总线中的一个连接有芯片组，其另一个16位的HT总线连接第二龙芯3号CPU，而对于第二龙芯3号CPU来说，它的一个16位的HT总线与第一龙芯3号CPU连接，而另一个16位的HT总线闲置。由于每个16位的HT总线能够分成2个8位的HT总线，故在如图2所示的四路龙芯3号CPU互联架构中，四个龙芯3号CPU通过8位的HT总线依次串联，且首尾相连，但是，其中仅一个龙芯3号CPU的16位HT总线连接有芯片组，而其它三个龙芯3号CPU的16位HT总线闲置。从图I和图2可以看出，这两种方案只重视了龙芯3号CPU的运算性能，而没有解决龙芯3号CPU的IO性能；而IO性能瓶颈在近几年来已经成为制约计算机性能提高的主要因素，如何在保证龙芯3号CPU运算性能的同时又能提高龙芯3号CPU的IO性能是大家面临的一个难题。
技术实现思路
为解决在保证龙芯3号CPU运算性能的同时又能提高龙芯3号CPU的IO性能的问题，本技术采用将龙芯3号CPU互联架构中CPU闲置的16位HT总线与芯片组连接，从而提高龙芯3号CPU互联架构的IO性能。为了达到上述目的，本技术所提供的技术方案是一种龙芯3号系列CPU与芯片组互联的装置，该装置包括龙芯CPU组和芯片组，所述龙芯CPU组中的CPU依次串联，所述龙芯CPU组中至少有两个龙芯CPU通过16位HT总线与所述芯片组连接。进一步的，所述龙芯CPU组包括两个龙芯CPU，所述两个龙芯CPU通过16位HT总线串联且分别通过16位HT总线与所述芯片组连接。进一步的，所述龙芯CPU组包括四个龙芯CPU，所述四个龙芯CPU通过8位HT总线依次串联，并形成回路构造，其中至少有两个龙芯CPU通过16位HT总线与芯片组连接。进一步的，所述两个龙芯CPU包括龙芯3A CPU、龙芯3B CPU或龙芯3C CPU。进一步的，所述四个龙芯CPU (I)为龙芯3A CPU。进一步的，所述芯片组中的北桥芯片包括SR5690、SR5670或SR5650芯片组。进一步的，所述芯片组中的南桥芯片为SP5100、SP5100R或SP5100RS芯片组。采用上述技术方案，本技术的技术效果有本技术通过将原有的龙芯3号CPU互联架构中闲置的HT总线连接芯片组，解决了在保证龙芯3号CPU运算性能的同时又能提高龙芯3号CPU的IO性能的问题，将原有的龙芯3号CPU互联架构的IO性能提高了 2倍或者4倍。 附图说明图I是已知的两路龙芯3号CPU的互联方案；图2是已知的四路龙芯3号CPU的互联方案；图3是本技术的两路龙芯3号CPU的互联方案；图4是本技术的四路龙芯3号CPU的互联方案；其中I龙芯CPU，2芯片组。具体实施方式以下为本技术所提供的实施例，仅是进一步说明本技术的应用，而不是限定，如图3所示，该装置包括两个龙芯CPU1，两个龙芯CPUl通过16位HT总线串联，且每个龙芯CPUl均通过16位HT总线连接有一个芯片组2，使本技术在保证龙芯3号CPU运算性能的同时，将其IO性能提高了 2倍；另外，在该装置中的龙芯CPUl优选为龙芯3ACPU、龙芯3B CPU或龙芯3C CPU，使该装置的龙芯CPU的配套更加的合理。如图4所示，该装置包括四个龙芯CPU1，四个龙芯CPUl通过8位HT总线依次串联，且首尾相连，四个龙芯CPUl均通过16位HT总线连接有芯片组2，使本技术在保证龙芯3号CPU运算性能的同时，将其IO性能提高了 4倍，此种架构的设计，即保证了原先架构设计的CPU性能，又扩展了此架构的IO带宽，使PCIE bus的221anes拓展到881anes，并由支持6个SATA硬盘拓展到支持24硬盘，并使其他IO接口，例如USB 口也相应变为4倍；本技术也可以根据IO带宽的需要，在本装置四个龙芯CPUl中灵活的选择连接2 4个芯片组2 ;另外，在该装置中的龙芯CPUl优选为3A CPU，使该装置的龙芯CPU的配套更加的合理。本技术芯片组2中的北桥芯片优选为SR5690、SR5670或SR5650芯片组，南桥芯片为 SP5100、SP5100R 或 SP5100RS 芯片组。最后应说明的是，以上实施例仅用以说明本技术的技术方案而非限制，尽管参照较佳实施例对本技术进行了详细说明，本领域的普通技术人员应当理解，可以对本技术的技术方案进行修改或者等同替换，而不脱离本技术技术方案的精神和范围，其均应涵盖在本技术的权利要求范围当中。权利要求1.一种龙芯3号系列CPU与芯片组互联的装置，该装置包括龙芯CPU (I)组和芯片组(2)，所述龙芯CPU (I)组中的CPU依次串联，其特征在于所述龙芯CPU (I)组中至少有两个龙芯CPU (I)通过16位HT总线与所述芯片组(2)连接。2.如权利要求I所述的装置，其特征在于所述龙芯CPU(I)组包括两个龙芯CPU(l)，所述两个龙芯CPU (I)通过16位HT总线串联且分别通过16位HT总线与所述芯片组(2)连接。3.如权利要求I所述的装置，其特征在于所述龙芯CPU(I)组包括四个龙芯CPU(l)，所述四个龙芯CPU (I)通过8位HT总线依次串联，并形成回路构造，其中至少有两个龙芯CPU (I)通过16位HT总线与芯片组(2)连接。4.如权利要求2所述的装置，其特征在于所述两个龙芯CPU(I)包括龙芯3A CPU、龙 芯3B CPU或龙芯3C CPU。5.如权利要求3所述的装置，其特征在于所述四个龙芯CPU(I)为龙芯3A CPU。6.如权利要求1、2、3任一所述的装置，其特征在于所述芯片组(2)中的北桥芯片包括SR5690、SR5670 或 SR5650 芯片组。7.如权利要求6所述的装置，其特征在于所述芯片组(2)中的南桥芯片为SP5100、SP5100R 或 SP5100RS 芯片组。专利摘要本技术涉及CPU互联技术，特别是涉及一种龙芯3号系列CPU与芯片组互联的装置，该装置包括龙芯CPU组和芯片组，所述龙芯CPU组中的CPU依次串联，所述龙芯CPU组中至少有两个龙芯CPU通过16位HT总线与所述芯片组连接，从而提高龙芯3号CPU互联架构的IO性能。文档编号G06F15/17GK202771422SQ20122025038公开日2013年3本文档来自技高网...
【技术保护点】
一种龙芯3号系列CPU与芯片组互联的装置，该装置包括龙芯CPU（1）组和芯片组（2），所述龙芯CPU（1）组中的CPU依次串联，其特征在于：所述龙芯CPU（1）组中至少有两个龙芯CPU（1）通过16位HT总线与所述芯片组（2）连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：郑臣明，邵宗有，沙超群，王晖，柳胜杰，
申请(专利权)人：曙光信息产业北京有限公司，
类型：实用新型
国别省市：
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