本发明专利技术涉及包括具有固定延迟数据输出的内存块的内存装置。内存块包括内存电路和时钟产生单元。内存电路可以响应于被具有可选延迟的时钟信号时钟控制而输出读数据，可选延迟可以取决于在内存块处接收到读命令之后通过内存磁芯输出读数据所用的时间。时钟产生单元可以响应于被选定数据时钟信号时钟控制而使读数据被提供为内存块的输出。数据时钟信号可以从通过系统时钟的若干个时钟边沿之一产生的若干个时钟边沿之一来选择，使得不管系统时钟的频率如何，在内存块处接收到读命令之后的预定的时间量，通过内存块提供读数据。
【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及内存系统，尤其涉及流水线内存电路。
技术介绍
多数计算机系统总是使用某些形式的随机存取存储器(RAM)。通常在易失性存储器应用中，由于成本考虑而使用动态随机存取存储器(DRAM)家族中的存储装置。与任何存储器一样，DRAM具有当读命令已经在DRAM输入端被接收到之后，数据出现在DRAM输出端所用的固有时间量。这个固有时间量通常被称为读延迟或存取时间。为了减少一些这样的读延迟，已知作为同步DRAM的一类DRAM是使用流水线结构来实现，在流水线结构中读延迟超过多个周期，但每个周期都发出新命令。使用这项技术，装置的有效数据输出带宽会被增力口，此带宽对应于被减少的读周期时间。当使用流水线结构时，术语读周期时间通常用于指连续读数据输出周期之间的时间或期间。 许多传统的流水线内存装置采用若干个时序逻辑时钟存储装置，诸如读地址路径和数据输出时钟路径内的锁存器、触发器等等。这些时序逻辑装置可以被系统时钟或它的一些派生物时钟控制。因此，对于给定的系统时钟频率，内存装置将具有对应的周期时间。然而，随着系统时钟频率变化，内存周期时间将变化。当试图维持用于不同时钟频率的相对恒定的延迟时，这个不同的读周期时间可能会成为问题。
技术实现思路
包括具有固定延迟读数据输出的内存块的内存装置的不同实施例被公开。在一个实施例中，内存块包括内存电路和输出时钟单元。内存电路包括内存磁芯，内存磁芯被配置成响应于接收到读命令而输出读数据。内存电路可以被进一步配置成响应于被具有可选延迟的时钟信号时钟控制而输出来自内存磁芯的读数据。延迟可以取决于在内存块处接收到读命令之后通过内存磁芯输出读数据所用的时间。输出时钟单元可以被配置成响应于被选定版本的数据时钟信号时钟控制而从内存电路捕获读数据，并且使读数据被提供为内存块的输出。选定版本的数据时钟信号可以从通过系统时钟的多个时钟边沿之一产生的多个时钟边沿之一来选择，使得不管系统时钟的工作频率如何，在内存块处接收到读命令之后预定的时间量，读数据被提供为内存块的输出。附图说明图I是具有固定延迟数据输出的内存块的一个实施例的方框图。图2A是描述图I的内存块的一个实施例的工作时序的时序图。图2B是描述图I的内存块的另一个实施例的工作时序的时序图。图2C是描述图I的内存块的另一个实施例的工作时序的时序图。图2D是描述图I的内存块的另一个实施例的工作时序的时序图。图3是描述图I所示内存块的一个实施例的工作的工作流程图。图4是包括图I的内存块的内存系统的一个实施例的方框图。具体实施例通过附图中的实例被示出，并且将在本文中详细描述。然而，应该理解的是，附图和详细描述并非旨在将权利要求限制于所公开的特定实施例，即使只是关于特定特征所描述的单独的实施例。正相反，旨在涵盖所有的修改、等价物及替代物，它们对受益于本公开的本领域技术人员将是明显的。本公开中提供的特征的实例旨在为示例性的，而非限制性的，除非另有说明。正如贯穿本申请所使用的那样，单词“可以”用于容许的意义(S卩，意味着具有可能性)，而非强制性的意义(即，意味着必须)。同样，单词“包括”意味着包括，但不限于包括。不同的单元、电路或其它组件可以被描述成“被配置成”执行一项或多项任务。在这种上下文中，“被配置成”是结构的宽泛叙述，一般意味着在工作期间“具有…的电路”执行一项或多项任务。这样，甚至当单元/电路/组件当前未接通时，单元/电路/组件也能够被配置成执行任务。一般地，形成对应于“被配置成”的结构的电路系统可以包括硬件电路。同样，为了方便说明，不同的单元/电路/组件可以被描述成执行一项或多项任务。这 种说明应该被解释为包括短语“被配置成”。叙述被配置成执行一项或多项任务的单元/电路/组件明确地不旨在援引35U. S. C. § 112第六段对该单元/电路/组件的解释。具体实施例方式现在转向图1，内存块的一个实施例的方框图被示出。内存块10包括耦接至时钟产生单元110的内存电路100。内存电路100包括耦接至内存磁芯102的输入端的触发器(FF) 101。内存磁芯102的输出端被耦接至FF 103。如图所示，FF 101的输入端被耦接成接收读和地址输入命令(RADD)，并且被内存时钟信号(MCLK)时钟控制。内存电路还包括可调延迟单元104，其被耦接成接收读允许信号(RDEN)。可调延迟104还被MCLK信号时钟控制，并且产生用于对FF 103进行时钟控制的流水线时钟信号(PCLK)。应当注意到，RADD 信号对应于包括M+1个信号路径的多个信号路径。因此，FF 101的描述是多触发器实施方式，其中对于每个信号路径可以都有一个FF 101。在示出的实施例中，时钟产生单元110包括除法器111，除法器111被耦接成接收系统时钟信号(SCLK)输入，并且将MCLK信号输出(在一个实施例中，MCLK信号输出可以是小于I的SCLK的倍频)提供给内存电路100。时钟产生单元110还包括触发器链(例如，触发器(FF)113A、113B及113η)，每个触发器都被SCLK信号时钟控制。FF链的输入端被耦接成接收RDEN信号。FF链的每个输出端都被耦接至多路复用器(mux) 117的各输入端。多路复用器117选择的输入被耦接至可以是多位信号的DSEL信号。多路复用器117的输出端被耦接至FF 112的时钟输入端。FF 112的输入端被耦接成接收指定为DOBANK信号的FF 103的输出。不同SCLK频率的上述信号的时序在图2A至图2D中示出，并且在下文进一步描述。应当注意到，虽然在图I的FF链中只有三个FF装置(例如，113AU13B及113η)，但是可以预期在FF链中可能有η个FF装置，这里η可以是任何正整数。还应当注意到，与是多个信号路径的RADD信号相似，DOBANK信号和D0UT信号每个都代表包括N+1个数据路径的多位数据路径。因而，FF 103和FF 112是多触发器实施方式，其中对于每个数据路径都可以是一个FF 103和FFl 12。在一个实施例中，读地址和读命令通过内存电路100在FF 101输入端处经由RADD 信号被接收到。当FF 101被MCLK信号时钟控制时，RADD 信号由FF 101捕获(即被暂时存储)，并且被提供给内存磁芯102作为MADD信号，其中读操作通过内存磁芯开始传送。一段时间之后，读数据出现在内存磁芯102的输出端，并且被施加至FF 103的输入端。同时，在内存磁芯102内一些数量的附加的读操作可以同时在进行中(例如，对于MCLK的每个周期都有一个)，以便内存磁芯102可以在FF 103的输入端提供读数据(例如，以MCLK频率)。因此，为了FF 103从内存磁芯102捕获每个读数据输出，PCLK信号必须在适当的时间对FF 103进行时钟控制。当FF 103被PCLK时钟控制时，读数据出现在FF103的输出端作为DOBANK信号。然而，由于各种因素,导致读周期(read cycle period)会变化。例如，由于过程变化和工作电压及温度变化，导致内存时序能够变化。为了适应会变化的读数据输出窗，可调延迟单元104可以被配置成调整PCLK相位(phase)以便对FF 103进行准确的时钟控制而从内存磁芯102捕获读数据输出。在一个实本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：D·斯克达，
申请(专利权)人：莫塞斯股份有限公司，
类型：
国别省市：
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