包括具有固定延迟数据输出的内存块的内存装置制造方法及图纸

本发明专利技术涉及包括具有固定延迟数据输出的内存块的内存装置。内存块包括内存电路和时钟产生单元。内存电路可以响应于被具有可选延迟的时钟信号时钟控制而输出读数据，可选延迟可以取决于在内存块处接收到读命令之后通过内存磁芯输出读数据所用的时间。时钟产生单元可以响应于被选定数据时钟信号时钟控制而使读数据被提供为内存块的输出。数据时钟信号可以从通过系统时钟的若干个时钟边沿之一产生的若干个时钟边沿之一来选择，使得不管系统时钟的频率如何，在内存块处接收到读命令之后的预定的时间量，通过内存块提供读数据。

【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及内存系统，尤其涉及流水线内存电路。
技术介绍
多数计算机系统总是使用某些形式的随机存取存储器(RAM)。通常在易失性存储器应用中，由于成本考虑而使用动态随机存取存储器(DRAM)家族中的存储装置。与任何存储器一样，DRAM具有当读命令已经在DRAM输入端被接收到之后，数据出现在DRAM输出端所用的固有时间量。这个固有时间量通常被称为读延迟或存取时间。为了减少一些这样的读延迟，已知作为同步DRAM的一类DRAM是使用流水线结构来实现，在流水线结构中读延迟超过多个周期，但每个周期都发出新命令。使用这项技术，装置的有效数据输出带宽会被增力口，此带宽对应于被减少的读周期时间。当使用流水线结构时，术语读周期时间通常用于指连续读数据输出周期之间的时间或期间。 许多传统的流水线内存装置采用若干个时序逻辑时钟存储装置，诸如读地址路径和数据输出时钟路径内的锁存器、触发器等等。这些时序逻辑装置可以被系统时钟或它的一些派生物时钟控制。因此，对于给定的系统时钟频率，内存装置将具有对应的周期时间。然而，随着系统时钟频率变化，内存周期时间将变化。当试图维持用于不同时钟频率的相对恒定的延迟时，这个不同本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：D·斯克达，
申请(专利权)人：莫塞斯股份有限公司，
类型：
国别省市：