电容放大电路制造技术

本实用新型专利技术提供一种电容放大电路，其包括第一跨导放大器、第二跨导放大器、电容和电阻，每个跨导放大器具有一个同相输入端、一个反相输入端和一个输出端。第一跨导放大器的同相输入端与第二跨导放大器的反相输入端连接，第一跨导放大器的反相输入端与第二跨导放大器的正相输入端连接，所述电容和电阻依次串联在第一跨导放大器的反相输入端和第一跨导放大器的输出端之间，第二跨导放大器的输出端与所述电容和所述电阻的中间节点相连接。在本实用新型专利技术中将第一跨导放大器的两输入端与第二跨导放大器的两个输入端反接，最终导致两个跨导放大器的输入误差在一定程度上互相抵消，同时也能起到电容放大作用，从而无需消耗更大的芯片面积和工作电流。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

电容放大电路
本技术涉及一种稳定性电容补偿电路领域，特别涉及一种改进型电容放大电路，其通过把补偿电容放大从而产生更低频的零点。
技术介绍
图I为现有技术中电容放大电路的电路图。所述电容放大电路包括第一跨导放大器gml、第二跨导放大器gm2、补偿电容C、电阻Rl和R2。所述第一跨导放大器gml的同相输入端接一参考电压Vr，反相输入端接一反馈电压Vf。所述补偿电容C、电阻Rl和R2依次串联在第一跨导放大器gml的反相输入端和输出端之间。所述第二跨导放大器gm2的同相输入端与补充电容C和电阻R2的中间节点连接，第二跨导放大器gm2的反相输入端与其输出端以及电阻R2和Rl的中间节点连接。·图I示出的电容放大电路可以实现电容放大，其放大倍数等于(l+gm2.R2)，gm2为第二跨导放大器的跨导，但是这种方法会导致增大跨导放大器的输入端Ve形成的误差，假设第一跨导放大器gml的输入误差(offset)为Vajl,第二跨导放大器gm2的输入误差为να；2，其等效的第一跨导放大器gml的输出端的总误差为Va^Vaj2. (gm2/gml)。与无电容放大的结构相比，增加了 VQS2. (gm2/gml),虽然可以通过把gml/gm2设计得很大,而减小增加的误差。由于为了实现较大的电容放大效应，gm2也需设计得很大，则gml需设计的更大，gml与输入管的宽长比成正比，也随其工作电流增加而增加。如果需要增大gml，则需要较大的芯片面积和电流消耗。因此，有必要提出一种改进的技术方案来解决上述问题。
技术实现思路
本技术的目的在于提供一种改进型电容放大电路，其可以实现电容放大功能，但同时有助于减小跨导放大器的输入误差，且无需消耗更大的芯片面积和工作电流。为了实现上述目的，本技术提出一种电容放大电路，其包括第一跨导放大器、第二跨导放大器、电容和电阻，每个跨导放大器具有一个同相输入端、一个反相输入端和一个输出端。第一跨导放大器的同相输入端与第二跨导放大器的反相输入端连接，第一跨导放大器的反相输入端与第二跨导放大器的正相输入端连接，所述电容和电阻依次串联在第一跨导放大器的反相输入端和第一跨导放大器的输出端之间，第二跨导放大器的输出端与所述电容和所述电阻的中间节点相连接。进一步的，所述电容放大电路的最终的输入误差等于Vqsi-Vqs2. (gm2/gml)，其中gml表不第一跨导放大器的跨导，gm2表不第二跨导放大器的跨导，Vosi为第一跨导放大器的输入误差，Vos2为第二跨导放大器的输入误差。再进一步的，gm2/gml< I。进一步的，所述跨导放大器包括输入级电路和输出级电路。所述输入级电路包括差分PMOS晶体管MPl和MP2、电流源II、NMOS晶体管丽I、丽2 JNcl和丽c2、电阻Rl和R2，差分晶体管MPl的栅极为跨导放大器的同相输入端，差分晶体管MP2的栅极为跨导放大器的反相输入端，所述差分晶体管MPl和MP2的源级相连，所述电流源Il的一端连接电源VDD，另一端接差分晶体管MPl和MP2的源级，所述电阻R2、NMOS晶体管丽c2和NMOS晶体管丽2依次串联于所述差分晶体管MP2的漏极和地GND之间，所述电阻Rl、NMOS晶体管丽c2和NMOS晶体管丽I依次串联于所述差分晶体管MPl的漏极和地GND之间，所述电阻R2的与差分晶体管MP2连接的一端与所述NMOS晶体管丽c2的栅极相连，所述电阻R2的另一端与所述NMOS晶体管MN2的栅极相连，所述电阻Rl的与差分晶体管MPl连接的一端与所述NMOS晶体管丽Cl的栅极相连，所述电阻Rl的另一端与所述NMOS晶体管丽I的栅极相连。所述输出级电路包括NMOS晶体管丽3、丽c3、MN4和丽c4、PM0S晶体管MP3、MPc3、MP4和MPc4以及电阻R3，所述PMOS晶体管MP3、MPc3和所述NMOS晶体管MNc3、MN3依次串联在电源VDD和地之间，所述PMOS晶体管MP4、MPc4、电阻R3和所述NMOS晶体管MNc4、MN4依次串联在电源VDD和地之间，电阻R3的与PMOS晶体管MPc4连接的一端与所述PMOS晶体管MP4的栅极相连，电阻R3的另一端与所述PMOS晶体管MPc4的栅极相连，所述PMOS晶体管MP3和MP4的栅极互联，所述PMOS晶体管MPc3和MPc4的栅极互联，所述NMOS晶体管·MN4和MN2的栅极互联，所述NMOS晶体管MNc4和MNc2的栅极互联，所述NMOS晶体管MN3和丽I的栅极互联，所述NMOS晶体管丽c3和丽Cl的栅极互联，所述PMOS晶体管MPc3和所述NMOS晶体管丽c3的中间节点为所述跨导放大器的输出端OUT。根据本技术的另一方面，本技术提供了另一种电容放大电路，其包括第一跨导放大器、第二跨导放大器、电容和电阻，每个跨导放大器具有一个同相输入端、一个反相输入端和一个输出端。第一跨导放大器的同相输入端与第二跨导放大器的反相输入端连接，第一跨导放大器的反相输入端与第二跨导放大器的正相输入端连接，所述电容和电阻依次串联在第一跨导放大器的输出端和地之间，第二跨导放大器的输出端与所述电容和所述电阻的中间节点相连接。进一步的，所述电容放大电路的最终的输入误差等于Vqsi-Vqs2. (gm2/gml)，其中gml表不第一跨导放大器的跨导，gm2表不第二跨导放大器的跨导，Vosi为第一跨导放大器的输入误差，Vos2为第二跨导放大器的输入误差。更进一步的，gm2/gml< I。进一步的，所述跨导放大器包括输入级电路和输出级电路。所述输入级电路包括差分PMOS晶体管MPl和MP2、电流源II、NMOS晶体管丽I、丽2 JNcl和丽c2、电阻Rl和R2，差分晶体管MPl的栅极为跨导放大器的同相输入端，差分晶体管MP2的栅极为跨导放大器的反相输入端，所述差分晶体管MPl和MP2的源级相连，所述电流源Il的一端连接电源VDD，另一端接差分晶体管MPl和MP2的源级，所述电阻R2、NMOS晶体管丽c2和NMOS晶体管丽2依次串联于所述差分晶体管MP2的漏极和地GND之间，所述电阻Rl、NMOS晶体管丽c2和NMOS晶体管丽I依次串联于所述差分晶体管MPl的漏极和地GND之间，所述电阻R2的与差分晶体管MP2连接的一端与所述NMOS晶体管丽c2的栅极相连，所述电阻R2的另一端与所述NMOS晶体管MN2的栅极相连，所述电阻Rl的与差分晶体管MPl连接的一端与所述NMOS晶体管丽Cl的栅极相连，所述电阻Rl的另一端与所述NMOS晶体管MNl的栅极相连。所述输出级电路包括NMOS晶体管丽3、丽c3、MN4和丽c4、PM0S晶体管MP3、MPc3、MP4和MPc4以及电阻R3，所述PMOS晶体管MP3、MPc3和所述NMOS晶体管MNc3、MN3依次串联在电源VDD和地之间，所述PMOS晶体管MP4、MPc4、电阻R3和所述NMOS晶体管MNc4、MN4依次串联在电源VDD和地之间，电阻R3的与PMOS晶体管MPc4连接的一端与所述PMOS晶体管MP4的栅极相连，电阻R3的另一端与所述PMOS晶体管MPc4的栅极相连，所述PMOS晶体管MP3和MP4的栅极互联，所述PMOS晶体管MPc3和MPc4的栅极互联，所述NMOS本文档来自技高网...

【技术保护点】
一种电容放大电路，其包括第一跨导放大器、第二跨导放大器、电容和电阻，每个跨导放大器具有一个同相输入端、一个反相输入端和一个输出端，其特征在于，第一跨导放大器的同相输入端与第二跨导放大器的反相输入端连接，第一跨导放大器的反相输入端与第二跨导放大器的正相输入端连接，所述电容和电阻依次串联在第一跨导放大器的反相输入端和第一跨导放大器的输出端之间，第二跨导放大器的输出端与所述电容和所述电阻的中间节点相连接。

【技术特征摘要】
1.一种电容放大电路，其包括第一跨导放大器、第二跨导放大器、电容和电阻，每个跨导放大器具有一个同相输入端、一个反相输入端和一个输出端，其特征在于，第一跨导放大器的同相输入端与第二跨导放大器的反相输入端连接，第一跨导放大器的反相输入端与第二跨导放大器的正相输入端连接，所述电容和电阻依次串联在第一跨导放大器的反相输入端和第一跨导放大器的输出端之间，第二跨导放大器的输出端与所述电容和所述电阻的中间节点相连接。2.根据权利要求I所述的电容放大电路，其特征在于，所述电容放大电路的最终的输入误差等于Vajl-Vos2. (gm2/gml),其中gml表示第一跨导放大器的跨导，gm2表示第二跨导放大器的跨导，Vosi为第一跨导放大器的输入误差，Vos2为第二跨导放大器的输入误差。3.根据权利要求2所述的电容放大电路,其特征在于，gm2/gml< I。4.根据权利要求1-3任一所述的电容放大电路，其特征在于，所述跨导放大器包括输入级电路和输出级电路， 所述输入级电路包括差分PMOS晶体管MPl和MP2、电流源II、NMOS晶体管丽I、丽2、MNcl和MNc2、电阻Rl和R2，差分晶体管MPl的栅极为跨导放大器的同相输入端，差分晶体管MP2的栅极为跨导放大器的反相输入端，所述差分晶体管MPl和MP2的源级相连，所述电流源Il的一端连接电源VDD，另一端接差分晶体管MPl和MP2的源级，所述电阻R2、NM0S晶体管丽c2和NMOS晶体管丽2依次串联于所述差分晶体管MP2的漏极和地GND之间，所述电阻RUNMOS晶体管丽c2和NMOS晶体管丽I依次串联于所述差分晶体管MPl的漏极和地GND之间，所述电阻R2的与差分晶体管MP2连接的一端与所述NMOS晶体管丽c2的栅极相连，所述电阻R2的另一端与所述NMOS晶体管MN2的栅极相连，所述电阻Rl的与差分晶体管MPl连接的一端与所述NMOS晶体管丽Cl的栅极相连，所述电阻Rl的另一端与所述NMOS晶体管丽I的棚极相连； 所述输出级电路包括NMOS晶体管MN3、MNc3、MN4和MNc4、PMOS晶体管MP3、MPc3、MP4和MPc4以及电阻R3，所述PMOS晶体管MP3、MPc3和所述NMOS晶体管丽c3、丽3依次串联在电源VDD和地之间，所述PMOS晶体管MP4、MPc4、电阻R3和所述NMOS晶体管MNc4、MN4依次串联在电源VDD和地之间，电阻R3的与PMOS晶体管MPc4连接的一端与所述PMOS晶体管MP4的栅极相连，电阻R3的另一端与所述PMOS晶体管MPc4的栅极相连，所述PMOS晶体管MP3和MP4的栅极互联，所述PMOS晶体管MPc3和MPc4的栅极互联，所述NMOS晶体管MN4和MN2的栅极互联，所述NMOS晶体管MNc4和MNc2的栅极互联，所述NMOS晶体管MN3和丽I的栅极互联，所述NMOS晶体管丽c3和丽Cl的栅极互联，所述PMOS晶体管MPc3和所述NMOS晶体管丽c3的中间节点为所述跨导放大器...

【专利技术属性】
技术研发人员：王钊，
申请(专利权)人：无锡中星微电子有限公司，
类型：实用新型
国别省市：