一种电子签名和高速流加密二合一的芯片制造技术

本实用新型专利技术涉及一种电子签名和高速流加密二合一的芯片，该系统由控制单元、高速FIFO、并口、真随机数发生器及加解密模块组成，并口通过高速FIFO与控制单元相连接，真随机数发生器及加解密模块分别与控制单元相连接；其中控制单元用于控制高速FIFO接收流数据，调用真随机数发生器获得随机数，启动加解密模块进行加解密运算，控制高速FIFO发送加解密流数据；真随机数发生器用于产生随机的数据，供加解密模块产生对称加密密钥。本实用新型专利技术有益的效果是：实现高速流加密，实现电子签名功能，并且二者统一到一起。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及SOC集成电路设计领域，尤其是一种电子签名和高速流加密二合一的芯片。
技术介绍
现在的用于安全方面的加密芯片，如USB Key，包含常用的加密算法如RSA，AES，DES以及国密算法SM1，SM2，SSF33，SMS4等，和其它设备通信的接口包括USB、I2C、SPI、UART。一般都是通过USB接口和PC连接，但仅限于和PC交互，如果做为其他芯片的协处理器，由于接口速度限制和加密速度限制，只能达到500Kbytes/S，很难达到应用要求。而专门的协处理器芯片，加解密速度比较快，但是不带签名算法，因此在某些要求签名算法的场合没法应用。鉴于目前对于高速加密协处理器的要求，本方案在带电子签名算法芯片的基础上集成高速FIFO，通过并口方式和外设交互，可以实现高速加密，对称加密速度达到15Mbytes/S，远远满足应用要求。
技术实现思路
本技术的目的正是要解决上述技术存在的不足，而提供一种用于安全领域数据高速加密的电子签名和高速流加密二合一的芯片。本技术解决其技术问题采用的技术方案这种电子签名和高速流加密二合一的芯片，该系统由控制单元、高速FIFO、并口、真随机数发生器及加解密模块组成，并口通过高速FIFO与控制单元相连接，真随机数发生器及加解密模块分别与控制单元相连接。所述控制单元为该系统的控制中心，控制整个流程的执行。控制高速FIFO接收流数据，调用真随机数发生器获得随机数，启动加解密模块进行加解密运算，控制高速FIFO发送加解密流数据。在具体实现中，该模块一般通过软件实现。所述高速FIFO是一个异步并口从控制器，内嵌FIFO缓冲区，FIFO大小根据速度要求可以设置，用于对并口和控制单元数据交互的缓冲，通过此缓冲区，可以大大提高数据的传输速度。所述并口为与外设交互单元，为异步并口的主接口，并口实现和开发比较简单、通用，设备兼容性好，同时并口的速度比较快。数据线宽度可以设置8到32位。所述真随机数发生器用于产生随机的数据，供加解密模块产生对称加密密钥，也用于产生电子签名用到的RSA、ECC等非对称加密算法的密钥。所述的加解密模块是一个用通常方法设计的用于实现一种或多种加解密算法的模块，支持对称加密和非对称加密，对称加密包括并不仅限于DES、AES、SMU SSF33、SMS4、SM6，非对称加密包括并不仅限于RSA、ECC、SM2。所述的高速FIFO和并口的接口采用标准的并口总线，并用中断标志来判断内部FIFO的空满状态。具体实现方法I、系统开始运行，并口通过通用并口总线向高速FIFO发送写FIFO总线命令(CS=0，WE = O, OE = I)，并口判断高速FIFO回发的接收FIF0(RX_FIF0)满中断标志(RX_INT)，决定是否继续发送写FIFO命令；2、控制单元读取高速FIFO中接收FIFO的数据，作为加解密的源操作数。3、根据命令调用加解密模块来执行加解密操作，如果命令要求随机数参与，则还会调用真随机数发生器来产生要求的随机数。4、加解密完成后，将加解密的结果写入到高速FIFO的发送FIFO，控制单元接收高速FIFO回发的发送FIF0(TX_FIF0)满中断标志(TX_INT)，决定是否继续写发送FIFO ；5、并口向高速FIFO发送读FIFO总线命令(CS = O, WE = I, OE = 0)，读取高速FIFO中发送FIFO(TX_FIF0)的数据，该数据即为加解密的结果。·6、重复步骤I至步骤5，直至加解密模块完成所有数据的加解密运算。本技术有益的效果是实现高速流加密，实现电子签名功能，并且二者统一到一起。l.USB Key方式和协处理器方式二合一的芯片；2.通过高速FIFO加并口的方式实现高速协处理器方式。3.支持并不仅限于RSA、ECC、SM2等非对称算法。4.支持并不仅限于DES、AES、SM1、SSF33、SMS4、SM6等对称加密算法；5.对称加密算法采用加速器实现，可以达到高速执行。附图说明图I为系统结构框图；图2为高速FIFO和并口的接口示意图；图3为SoC系统结构示意图；图4为典型的USB Key的实现框图。具体实施方式以下结合附图和实施例对本技术作进一步说明系统结构如图I所示，本专利技术所述系统由控制单元I、高速FIF02、并口 3、真随机数发生器4及加解密模块5组成，并口 3通过高速FIF02与控制单元I相连接，真随机数发生器4及加解密模块5分别与控制单元I相连接；其中控制单元I用于控制高速FIF02接收流数据，调用真随机数发生器4获得随机数，启动加解密模块5进行加解密运算，控制高速FIF02发送加解密流数据；真随机数发生器4用于产生随机的数据，供加解密模块I产生对称加密密钥，也用于产生电子签名用到的RSA、ECC等非对称加密算法的密钥。所述高速FIF02是一个异步并口从控制器，内嵌FIFO缓冲区，FIFO大小根据速度要求可以设置，用于对并口和控制单元数据交互的缓冲，通过此缓冲区，可以大大提高数据的传输速度。所述并口 3为与外设交互单元，为异步并口的主接口，并口实现和开发比较简单、通用，设备兼容性好，同时并口的速度比较快。数据线宽度可以设置8到32位。所述的加解密模块是一个用通常方法设计的用于实现一种或多种加解密算法的模块，支持对称加密和非对称加密，对称加密包括并不仅限于DES、AES、SMI、SSF33、SMS4、SM6，非对称加密包括并不仅限于RSA、ECC、SM2。如图3所示的一个具体的SoC系统该系统包含了一个32位的RISC处理器⑴，该处理器内部包括JTAG、定时器电路及中断控制单元，通过指令通道和数据通道同其它模块通信。内部资源包括10KBR0M(2)、12KBRAM(3)，并且通过BVCI总线仲裁(4)连接外设。该SoC系统内部包含128KBFlash(6)和256B OTP (7)，Flash通过带MPU功能EFC (19)进行访问。其它外设包括 UARTO (8)，SPIO (9)，I2C0 (10)，USB (11)，SQI (14)，系统控制模块 SCM (15)包括LD0，晶振，PLL和FD频率探测模块。加解密引擎包括对称加解密引擎(17)和非对称加解密引擎(18)，真随机数发生器(16)用于产生密钥和对通信链路进行加密。为了支持协处理器模式，提供高速FIFO (12)接口和并口(13).在该图所示的SoC系统中，每个模块都有中断信号与处理器模块(I)相连；处理器模块可以调用任意的资源，通过高速FIFO和并口可以高速和外部设备进行数据交互，并口采用8位数据线，系统跑在96MHZ的情况下，数据吞吐可以达到48MBytes。对称加解密引擎支持AES，DES, SMI, SSF33等加密算法，通过硬件加速，模块加解密速度可以达到15MBytes以上。非对称加解密引擎支持RSA、SM2、ECC等，并都通过硬件加速。COS存放在带MPU保护功能的内部Flash上，通过FD频率检测，抗SPA，DPA攻击等手段保护内部程序和数据的安全。所述的高速FIFO和并口的接口采用标准的并口总线，并用中断标志来判断内部FIFO的空满状态。为了减小封装，在速度满足要求的情况下，高速FIFO和并口设计了 8位数据线。数据吞吐可本文档来自技高网...

【技术保护点】
一种电子签名和高速流加密二合一的芯片，其特征在于：该系统由控制单元（1）、高速FIFO（2）、并口（3）、真随机数发生器（4）及加解密模块（5）组成，并口（3）通过高速FIFO（2）与控制单元（1）相连接，真随机数发生器（4）及加解密模块（5）分别与控制单元（1）相连接；其中控制单元（1）用于控制高速FIFO（2）接收流数据，调用真随机数发生器（4）获得随机数，启动加解密模块（5）进行加解密运算，控制高速FIFO（2）发送加解密流数据；真随机数发生器（4）用于产生随机的数据，供加解密模块（1）产生对称加密密钥。

【技术特征摘要】

【专利技术属性】
技术研发人员：贺晓明，徐功益，马震伟，邱柏云，
申请(专利权)人：杭州晟元芯片技术有限公司，
类型：实用新型
国别省市：