降低指令高速缓冲存储器功耗的方法及装置制造方法及图纸

本发明专利技术涉及一种降低指令高速缓冲存储器功耗的方法及装置。记录分支指令执行的历史信息;根据所述分支指令执行的历史信息和分支指令当前信息生成第一片选信号；根据所述第一片选信号和指令高速缓冲存储器控制器输出的第二片选信号经过处理得到标志存储器的片选控制信号，通过所述标志存储器的片选控制信号控制是否对所述标志存储器进行访问。因此，本发明专利技术提供的方法和装置可以减少程序执行过程中对标志存储器的访问次数，从而降低指令高速缓冲存储器的整体功耗。

【技术实现步骤摘要】
本专利技术涉及处理器领域，尤其涉及一种降低指令高速缓冲存储器功耗的方法及装置。
技术介绍
随着集成电路技术的飞速发展，处理器芯片的速度和集成度都得到了很大的提升，由此带来的功耗问题也变得很突出。大量的功耗消耗会降低便携式设备中电池的使用寿命，而且会给处理器的供电、散热和可靠性带来很多问题。在目前数字信号处理器的设计中，功耗已经成为了一个很重要的指标。指令高速缓冲存储器(简称指令Cache)作为提高处理器内核取指速度的关键部件，是程序运行时最活跃的部分，因此有效降低指令Cache的功耗对于低功耗处理器的设计有着重要的意义。 直接相联方式的指令Cache结构如图I所示，它主要由标志(tag)存储器、数据(data)存储器和状态位(state)组成。当内核访问指令Cache时，tag存储器根据内核地址的Index位作为地址读出标志位tag,并与内核地址中的Tag位比较,如果相等则表示命中，内核直接从指令Cache中读取数据；如果不相等则表示没有命中，这时会启动一个访问主存的操作。内核在取指令的过程中会进行大量的读tag存储器操作和比较操作，这个过程需要消耗大量的功耗。如果能够减少访问tag存储器本文档来自技高网...

【技术保护点】
一种降低指令高速缓冲存储器功耗的装置，其特征在于，包括：标志存储器控制模块，用于记录分支指令执行的历史信息，并根据所述分支指令执行的历史信息和分支指令当前信息生成第一片选信号；指令高速缓冲存储器模块，包括指令高速缓冲存储器控制器、与所述指令高速缓冲存储器控制器相连接的标志存储器和数据存储器；其中，所述第一片选信号和所述指令高速缓冲存储器控制器输出的第二片选信号经过处理得到标志存储器的片选控制信号，通过所述标志存储器的片选控制信号控制是否对所述标志存储器进行访问。

【技术特征摘要】
1.一种降低指令高速缓冲存储器功耗的装置，其特征在于，包括 标志存储器控制模块，用于记录分支指令执行的历史信息，并根据所述分支指令执行的历史信息和分支指令当前信息生成第一片选信号； 指令高速缓冲存储器模块，包括指令高速缓冲存储器控制器、与所述指令高速缓冲存储器控制器相连接的标志存储器和数据存储器； 其中，所述第一片选信号和所述指令高速缓冲存储器控制器输出的第二片选信号经过处理得到标志存储器的片选控制信号，通过所述标志存储器的片选控制信号控制是否对所述标志存储器进行访问。2.如权利要求I所述的装置，其特征在于，所述分支指令执行的历史信息是指之前分支指令地址、所述分支指令之前跳转成功的信息和所述分支指令之前跳转失败的信息。3.如权利要求I所述的装置，其特征在于，所述分支指令当前信息是指当前分支指令地址、所述分支指令当前跳转成功的信息或所述分支指令当前跳转失败的信息。4.如权利要求1、2或3所述的装置，其特征在于，所述标志存储器控制模块包括存储分支指令地址的分支指令地址队列、记录所述分支指令地址队列中分支指令跳转成功和跳转失败信息的分支指令历史表和控制电路； 若输入的分支指令地址没有命中所述分支指令地址队列，所述标志存储器控制模块将所述分支指令地址存入所述分支指令地址队列中，并且将所述分支指令跳转成功或跳转失败的信息记录在所述分支指令历史表中； 若输入的分支指令地址命中所述分支指令地址队列，若所述分支指令当前跳转成功并且有所述分支指令之前跳转成功的信息记录，或者若所述分支指令当前跳转失败并且有所述分支指令之前跳转失败的信息记录，则所述分支指令地址队列和所述分支指令历史表保持...

【专利技术属性】
技术研发人员：张铁军，李泉泉，王东辉，洪缨，侯朝焕，
申请(专利权)人：中国科学院声学研究所，
类型：发明
国别省市：