用于计算机主板+3.3V以及+5V的时序控制电路制造技术

本实用新型专利技术公开了一种用于计算机主板+3.3V以及+5V的时序控制电路，包括主板、设于主板上的电源转换芯片以及南桥芯片上的时序控制模块，电源转换芯片的输入端与+12V直流电源相连，电源转换芯片的+3.3VSB待机电源输出端与+3.3V发生电路相连，电源转换芯片的+5VSB待机电源输出端与+5V发生电路相连，还包括放电控制电路，放电控制电路的输入端与南桥芯片上的时序控制模块相连，放电控制电路的输出端与+3.3V发生电路的输入端相连；放电控制电路还分别与+5VSB待机电源以及+12V直流电源相连。通过放电控制电路可以很好的保证上电时+5V系统主电源早于+3.3V系统主电源有效，在掉电时则需+3.3V系统主电源早于+5V系统主电源失效，从而保证导芯片组正常工作，更保证计算机主板的稳定性。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及计算机主板的时序控制技术，更具体地说，是涉及一种用于计算机主板+3. 3V以及+5V的时序控制电路。
技术介绍
在计算机的使用过程中，很多计算机主板上通常会使用直流+12V或+19V的单电源模块供电，因此，在计算机主板的电源设计上需要针对系统电源+3. 3V/+5V做专门的设计，请参见图I所示，其中直流+12V电源经过电源转换芯片转换为+3. 3VSB以及+5VSB的待机所需电源后，分别通过与其相对应的电阻以及电容的充放电特性控制N沟道场效应管的开启时间，最终产生+3. 3V以及+5V的系统主电源。而+3. 3V/+5V作为芯片组上重要逻辑电路的电源，往往对它们的开机和关机时序会有严格的要求，以芯片组厂商英特尔产品 为例计算机芯片组对于+3. 3V和+5V的时序要求在上电时+5V早于+3. 3V有效，在掉电时则需+3. 3V早于+5V失效。由此可知，如果时序控制电路设计不当，则很容易导致芯片组工作异常，大大影响计算机主板的稳定性，对产品质量会造成不良影响。
技术实现思路
针对现有技术中存在的缺陷，本技术的目的是提供一种用于计算机主板+3. 3V以及+5V的时序控制电路，能够很好的控制+3. 3V和+5V的时序。为达到上述目的，本技术采用如下的技术方案一种用于计算机主板+3. 3V以及+5V的时序控制电路，包括主板、设于主板上的电源转换芯片以及南桥芯片上的时序控制模块，所述电源转换芯片的输入端与+12V直流电源相连，电源转换芯片的+3. 3VSB待机电源输出端与+3. 3V发生电路相连，电源转换芯片的+5VSB待机电源输出端与+5V发生电路相连，还包括放电控制电路，所述放电控制电路的输入端与南桥芯片上的时序控制模块相连，放电控制电路的输出端与+3. 3V发生电路的输入端相连；放电控制电路还分别与+5VSB待机电源以及+12V直流电源相连。所述放电控制电路包括第二电阻、第四电阻、二极管、第一场效应管以及第二场效应管，所述第四电阻的一端与+5VSB待机电源相连，另一端与第二场效应管的D极相连；所述第二场效应管的G极与南桥芯片上的时序控制模块的SLP S3控制脚相连，第二场效应管的S极接地；所述第二电阻的一端与+12V直流电源相连，另一端与第一场效应管的D极相连；所述第一场效应管的G极与第二场效应管的D极相连，第一场效应管的S极接地；所述二极管的正极与+3. 3V发生电路相连，二极管的负极与第一场效应管的D极相连。所述+3. 3V发生电路包括第三电阻、第一电容以及第一大功率场效应管，所述第三电阻的一端与+12V直流电源相连,另一端与第一大功率场效应管的G极相连；所述第一电容的一端与第一大功率场效应管的G极相连,另一端接地；所述第一大功率场效应管的D极与+3. 3VSB待机电源相连，第一大功率场效应管的S极产生+3. 3V系统主电源。所述+5V发生电路包括第一电阻、第二电容以及第二大功率场效应管，所述第一电阻的一端与+12V直流电源相连，另一端与第二大功率场效应管的G极相连；所述第二电容的一端与第二大功率场效应管的G极相连，另一端接地；所述第二大功率场效应管的D极与+5VSB待机电源相连，第二大功率场效应管的S极产生+5V系统主电源。与现有技术相比，采用本技术的一种用于计算机主板+3. 3V以及+5V的时序控制电路，包括主板、设于主板上的电源转换芯片以及南桥芯片上的时序控制模块，所述电源转换芯片的输入端与+12V直流电源相连，电源转换芯片的+3. 3VSB待机电源输出端与+3. 3V发生电路相连，电源转换芯片的+5VSB待机电源输出端与+5V发生电路相连，还包括放电控制电路，所述放电控制电路的输入端与南桥芯片上的时序控制模块相连，放电控制电路的输出端与+3. 3V发生电路的输入端相连；放电控制电路还分别与+5VSB待机电源以及+12V直流电源相连。通过放电控制电路可以很好的保证上电时+5V系统主电源早于+3. 3V系统主电源有效，在掉电时则需+3. 3V系统主电源早于+5V系统主电源失效，从而保证导芯片组正常工作，更保证计算机主板的稳定性。附图说明 图I为现有计算机主板的+3. 3V以及+5V系统主电源的原理示意图；图2为本技术的+3. 3V发生电路与放电控制电路的电路示意图；图3为本技术的+5V发生电路的电路示意图。具体实施方式以下结合附图和实施例进一步说明本技术的技术方案。请参阅图2所示的一种用于计算机主板+3. 3V以及+5V的时序控制电路包括主板(图中未示出)、设于主板上的电源转换芯片(图中未示出)以及南桥芯片上的时序控制模块(图中未示出)，电源转换芯片的输入端与+12V直流电源相连，电源转换芯片的+3. 3VSB待机电源输出端与+3. 3V发生电路11相连，电源转换芯片的+5VSB待机电源输出端与+5V发生电路12相连，还包括放电控制电路13，放电控制电路13的输入端与南桥芯片上的时序控制模块相连，放电控制电路13的输出端与+3. 3V发生电路11的输入端相连；放电控制电路13还分别与+5VSB待机电源以及+12V直流电源相连。放电控制电路13包括第二电阻R2、第四电阻R4、二极管D I、第一场效应管Ql以及第二场效应管Q2，第四电阻R4的一端与+5VSB待机电源相连，另一端与第二场效应管Q2的D极相连；第二场效应管Q2的G极与南桥芯片上的时序控制模块的SLP S3控制脚相连，第二场效应管Q2的S极接地；第二电阻R2的一端与+12V直流电源相连，另一端与第一场效应管Ql的D极相连；第一场效应管Ql的G极与第二场效应管Q2的D极相连，第一场效应管Ql的S极接地；二极管Dl的正极与+3. 3V发生电路相连，二极管Dl的负极与第一场效应管Ql的D极相连。+3. 3V发生电路11包括第三电阻R3、第一电容Cl以及第一大功率场效应管PQ1，第三电阻R3的一端与+12V直流电源相连，另一端与第一大功率场效应管PQl的G极相连；第一电容Cl的一端与第一大功率场效应管PQl的G极相连,另一端接地；第一大功率场效应管PQl的D极与+3. 3VSB待机电源相连，第一大功率场效应管PQl的S极产生+3. 3V系统主电源。+5V发生电路12包括第一电阻R1、第二电容C2以及第二大功率场效应管PQ2，第一电阻Rl的一端与+12V直流电源相连，另一端与第二大功率场效应管PQ2的G极相连；第二电容C2的一端与第二大功率场效应管PQ2的G极相连，另一端接地；第二大功率场效应管PQ2的D极与+5VSB待机电源相连，第二大功率场效应管PQ2的S极产生+5V系统主电源。本技术的工作原理如下I)在开机上电时当接入直流+12V电源后，此时系统为after_G3状态，南桥芯片上的时序控制模块的SLP S3控制脚为低电平，而+5VSB已经有效，将第一场效应管Ql打开，第一场效应管Ql的D极与S极(接地端)导通，二极管Dl的负极被拉低，二极管Dl导通，从而使它的正极也被拉低，第一大功率场效应管PQl的G极零电压，第一大功率场效应管PQl此时被关闭，+3. 3V无电压输出，当按下开机键后，南桥芯片上的时序控制模块的SLP S3控制脚随即变 的G端被拉为低电平，第一场效应管Ql截止，由于二极管D本文档来自技高网...

【技术保护点】
一种用于计算机主板+3.3V以及+5V的时序控制电路，包括主板、设于主板上的电源转换芯片以及南桥芯片上的时序控制模块，所述电源转换芯片的输入端与+12V直流电源相连，电源转换芯片的+3.3VSB待机电源输出端与+3.3V发生电路相连，电源转换芯片的+5VSB待机电源输出端与+5V发生电路相连，其特征在于：还包括放电控制电路，所述放电控制电路的输入端与南桥芯片上的时序控制模块相连，放电控制电路的输出端与+3.3V发生电路的输入端相连；放电控制电路还分别与+5VSB待机电源以及+12V直流电源相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：周济，王维，
申请(专利权)人：上海华北科技有限公司，
类型：实用新型
国别省市：