本发明专利技术涉及一种1553B总线协议IP核，包括AXI从设备接口、寄存器模块、BC模块、RT模块、RAM仲裁模块、共享RAM、通道选择模块、编码器模块8、解码器模块、输出选择模块、计时器；其中，AXI从设备接口分别连接到寄存器模块、RAM仲裁模块，寄存器模块分别连接到BC模块、RT模块，BC模块分别连接到RAM仲裁模块、通道选择模块，RT模块分别连接到RAM仲裁模块、通道选择模块，RAM仲裁模块还连接到共享RAM，通道选择模块还分别连接到编码器模块、解码器模块，编码器模块、解码器模块各自连接到输出选择模块。
【技术实现步骤摘要】
本专利技术涉及数据通信领域，特别涉及ー种1553B总线协议IP核。
技术介绍
随着技术的发展，航空航天电子系统已经从简单的集中控制过渡到目前复杂的分布式系统。美国军用数据总线标准MIL-STD-1553B(以下简称1553B总线)是ー种时分制指令响应型串行异步多路数据总线，以其高可靠性、实时性的优异性能广泛应用于航空、航天、航海及其他武器装备上。1553B总线具有双向传输的特性，传输协议为命令/响应方式，传输速率为1Mbps， 采用双冗余的总线型拓扑结构，具有良好的容错性和故障隔离。数据编码采用曼彻斯特II型码，差分传输，一般采用屏蔽双绞线作为传输介质。1553B总线用指令应答方式实现系统通讯，采用冗余通道和奇校验以及相应的错误处理来提高系统的可靠性。1553B数据总线组成包括一个总线控制器(BC)，若干(最多不超过31个)远置终端(RT)和可选用的总线监控器(MT)。总线控制器负责总线的调度、管理，是总线通讯的发起者和组织者；远置终端只能被动的接收或发送和自己有关的数据；总线监视器能够全部或选择性的监视总线的通讯过程，对通讯状态进行分析和判断，给出參与总线通讯的总线控制器和各个远置终端的运行状态和健康状态。数据总线上的信息流由消息组成，由三种字构成，包括命令字、数据字和状态字，每条消息包含至少ー个、至多两个命令字，不多于32个数据字，不多于两个状态字。1553B总线上信息的最小单位是位bit，每20位形成ー个字word，每个字的有效信息为16位，在有效信息位的前面有3位的同步头，同步头被分为两个ー个半位，有效信息位的后面有I位校验位，1553B总线数据传输采用奇校验。1553B总线技术的上述特点使得它在航天器电子系统中有着广泛的应用。现有技术中的1553B总线协议IP核具有结构复杂、操作困难、可扩展性差的缺陷。
技术实现思路
本专利技术的目的在于克服现有技术中的553B总线协议IP核所具有的结构复杂、操作困难、可扩展性差的缺陷，从而提供ー种结构简单，灵活性强的1553B总线协议IP核。为了实现上述目的，本专利技术提供了ー种1553B总线协议IP核，包括AXI从设备接ロ I、寄存器模块2、BC模块3、RT模块4、RAM仲裁模块5、共享RAM6、通道选择模块7、曼彻斯特编码模块8、曼彻斯特解码模块9、输出选择模块10、计时器11 ;其中，所述的AXI从设备接ロ I分别连接到寄存器模块2、RAM仲裁模块5，所述的寄存器模块2分别连接到BC模块3、RT模块4，所述BC模块3分别连接到RAM仲裁模块5、通道选择模块7，所述RT模块4分别连接到RAM仲裁模块5、通道选择模块7，所述RAM仲裁模块5还连接到共享RAM6，所述通道选择模块7还分别连接到曼彻斯特编码模块8、曼彻斯特解码模块9，所述曼彻斯特编码模块8、曼彻斯特解码模块9各自连接到输出选择模块10。上述技术方案中，所述寄存器模块2包括BC和RT共用的配置寄存器、中断清除寄存器、时间标签寄存器、中断状态寄存器，BC的帧开始寄存器、帧停止寄存器，和RT的请求矢量字寄存器、请求标志位寄存器、错误状态寄存器。上述技术方案中，所述共享RAM6包括消息控制说明区和数据区；其中，所述数据区包括发送数据区与接收数据区，发送数据区和接收数据区的大小通过配置寄存器进行配置；所述消息控制说明区分为RT部分和BC部分，RT的消息控制说明区用于存储RT的非法指令表、子地址控制字和消息描述栈；BC的消息控制说明区用于存储组成BC帧的消息说明。上述技术方案中，所述RAM仲裁模块5在仲裁时的基本原则为BC或RT的读写具有高优先级，能够打断CPU读写；CPU写操作的优先级高于读操作。上述技术方案中，所述BC模块3负责总线调度管理，包括协议控制単元、RT发送単元、RT接收单元、RT到RT単元、广播单元、多路选择器単元；其中，协议控制単元完成消息的管理、分析和调度；RT发送单元用于处理1553B总线中RT至BC传输形式的消息；RT接 收单元用于处理1553B总线中BC至RT传输形式的消息；RT到RT单元用于处理1553B总线中RT至RT和RT至RTS传输形式的消息；广播单元用于处理1553B总线中BC至RTS传输形式的广播消息；多路选择器単元根据BC当前处理消息的类型选择相应模块的信号输出到BC功能模块外的通道选择模块和RAM仲裁模块。上述技术方案中，所述RT模块4包括RT协议状态机单元和多路选择器，其中，RT协议状态机单元需要对解码得到的有效命令字进行解析，依据协议要求，对各种命令字做出响应，包括数据的接收、发送，状态字的设置及各种方式命令的响应；多路选择器用于选择1553B总线双冗余通道中的一条通道进行通信。上述技术方案中，所述曼彻斯特编码模块8包括数据锁存寄存器、井串转换单元、校验位生成単元、编码输出単元和计数器；其中，数据锁存寄存器用于锁存待编码的数据；井串转换单元用于将锁存的数据进行井串转换；校验位生成単元用于根据编码的数据生成校验位；计数器通过计数为编码输出单元提供定时；编码输出单元检测到编码允许信号有效后，判断数据命令标识产生同步头，然后对16位的数据进行编码输出，最后将校验位编码输出。上述技术方案中，所述曼彻斯特解码模块9包括同步处理単元、同步头检测单元、串并转换単元、数据寄存単元、校验位检查单元和计数器，其中，同步处理単元对输入的串行1553B信号寄存两个时钟周期，保证整个解码过程与本地时钟同步；同步头检测单元用于检测有效的1553B信号；串并转换単元按位将串行数据转换为并行数据；数据寄存単元用于存储解码后的数据；校验位检查单元对解码后的数据进行奇校验并与接收到的校验位进行比较，判断正确后，置位数据有效位和对应的命令数据标识，输出解码后的数据。若校验错误，解码器模块输出校验位错误并舍弃已解码的数据；若检测到接收的曼彻斯特码错误，解码器模块输出曼彻斯特码错误并舍弃已解码的数据。本专利技术的优点在于(I)可移植性强，可移植到FPGA、ASIC或SOC芯片中；(2)灵活性強，在实际使用时可以在顶层文件中例化两个1553B IP核，两个IP核可以并行工作在两级1553B总线，不仅使用方便、组网灵活，而且可以有效降低卫星综合电子系统的质量体积功耗；(3)基于本专利技术设计的1553B总线接ロ可以将相关的功能和组合逻辑集成到ー个芯片中，具有集成度高、低功耗、可靠性高的优点。附图说明图I是本专利技术的1553B总线协议IP核的结构示意图；图2是本专利技术的1553B总线协议IP核中的寄存器模块的各个寄存器的功能示意图；图3是本专利技术的1553B总线协议IP核中的共享RAM的结构示意图；图4是本专利技术的1553B总线协议IP核中的BC模块的功能示意图； 图5是本专利技术的1553B总线协议IP核中的RT模块的协议状态机单元的功能示意图；图6是本专利技术的1553B总线协议IP核中的曼彻斯特编码模块的功能示意图；图7是本专利技术的1553B总线协议IP核中的曼彻斯特解码模块的功能示意图；图8是本专利技术的1553B总线协议IP核在ー个应用例中的示意图；图9是本专利技术的1553B总线协议IP核在另ー个应用例中的示意图。具体实施例方式现结合附图对本专利技术作进ー步的描述。在图I中示出了本专利技术的1553B总线协议IP核的结构示意图。如图所本文档来自技高网...
【技术保护点】
一种1553B总线协议IP核，其特征在于，包括AXI从设备接口（1）、寄存器模块（2）、BC模块（3）、RT模块（4）、RAM仲裁模块（5）、共享RAM（6）、通道选择模块（7）、曼彻斯特编码模块（8）、曼彻斯特解码模块（9）、输出选择模块（10）、计时器（11）；其中，所述的AXI从设备接口（1）分别连接到寄存器模块（2）、RAM仲裁模块（5），所述的寄存器模块（2）分别连接到BC模块（3）、RT模块（4），所述BC模块（3）分别连接到RAM仲裁模块（5）、通道选择模块（7），所述RT模块（4）分别连接到RAM仲裁模块（5）、通道选择模块（7），所述RAM仲裁模块（5）还连接到共享RAM（6），所述通道选择模块（7）还分别连接到曼彻斯特编码模块（8）、曼彻斯特解码模块（9），所述曼彻斯特编码模块（8）、曼彻斯特解码模块（9）各自连接到输出选择模块（10）。
【技术特征摘要】
【专利技术属性】
技术研发人员：周莉，安军社，李宪强，解彦，
申请(专利权)人：中国科学院空间科学与应用研究中心，
类型：发明
国别省市：
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