半导体装置制造方法及图纸

本发明专利技术的“半导体装置”在维持绝缘栅双极型晶体管的开关特性及其低导通电阻的同时改善耐压特性，并减少占有面积。在用以抑制绝缘栅双极型晶体管(IGBT：2)断开时的空穴流入的P沟道MOS晶体管(PQ)的栅极电极节点(6)上，设置在IGBT的非导通状态时缓和施加在栅绝缘膜上的电压的电压缓和元件(1)。

【技术实现步骤摘要】

本专利技术涉及半导体装置，特别是涉及内设有绝缘栅双极型晶体管(IGBT)的半导体装置的结构。更具体地说，本专利技术涉及维持设有用以改善IGBT的断开特性而设的P沟道MOS晶体管(绝缘栅型场效应晶体管)的半导体装置的耐压特性并减少占有面积的结构。
技术介绍
作为处理大功率的功率器件，已知有IGBT (绝缘栅双极型晶体管)。在等效电路上，该IGBT用MOS晶体管(绝缘栅型场效应晶体管)控制双极型晶体管的基极电流。IGBT兼具MOS晶体管的高速开关特性和双极型晶体管的高电压/大电流处理能力这二者的特征。 为了降低功率损失，要求IGBT具有低ON电压及低开关损失。通常，在IGBT中，在导通时从P型集电极电极层向N型基极电极层(漂移层)注入少数载流子的空穴，通过N漂移层的电导率调制来降低漂移层的电阻。如果用该N型基极电极层(漂移层)的电导率调制来降低其电阻，则从发射极大量注入电子，IGBT以高速向ON状态转移。 在ON状态下，集电极-发射极间电压(0N电压)基本上加在该N型基极电极层上。为了使该ON电压降低，使漂移层中的多数载流子电流增加，降低该漂移层的电阻值。但在断开时，需将该漂移层中的过剩载流子全部向IGBT外部放出，或通过电子-空穴的再结合使其消灭。因而，过剩载流子多时，电流流动直到载流子放出，断开损失增加。 专利文献I (特开2003-158269号公报)以及专利文献2 (特开2005-109394号公报)揭示了减少该IGBT的断开损失以实现高速断开的结构。 在专利文献I (特开2003-058269号公报)中，在IGBT的漂移层表面上，设置绝缘栅型控制电极。IGBT断开时，调整该绝缘栅型控制电极的电位，吸收在漂移层上生成的空穴，抑制断开时的尾电流的发生。 对于该专利文献I的绝缘栅型控制电极，作为栅绝缘膜的膜厚， 例如设定在5nm 30nm，用隧道效应或雪崩效应来强制性地抽出空穴。另外，在专利文献2 (特开2005-109394号公报)揭示的结构中，在集电极电极节点与双极型晶体管的基极之间，设置P沟道MOS晶体管(绝缘栅型场效应晶体管)。与该P沟道MOS晶体管串联地设置双级晶体管的基极电流控制用的N沟道MOS晶体管。 IGBT的动作中(0N状态期间)，将P沟道MOS晶体管维持在非导通状态，在断开时将该P沟道MOS晶体管设定在导通状态，在双极型晶体管上旁路从集电极流入的空穴电流。防止在断开时从集电极电极节点向基极电极层注入空穴，将双极型晶体管的漂移层(基极电极层)的残留载流子(空穴)的排出高速化，降低开关损失。从而，实现断开时的低开关损失及高速动作，且维持IGBT的低ON电压。 在该专利文献2揭示的结构中，为了保证OFF时的耐压，P沟道MOS晶体管的栅绝缘膜的膜厚构成为使其具有例如场效应绝缘膜等的元件耐压以上的栅耐压。 在上述的专利文献I中，使用设在漂移层(基极电极层)表面上的绝缘栅型控制电极，在断开时利用隧道效应或雪崩效应来排出空穴。这时，在控制电极下部的5 30nm的膜厚的绝缘膜上施加高压，存在该绝缘膜的耐压特性容易劣化的问题。 另外，在专利文献I揭示的结构中，绝缘栅型控制电极与控制IGBT的断开及接通的控制电极(M0S晶体管的栅)被另行设置。因而，这时，存在IGBT的断开/接通时的定时与施加在绝缘栅型控制电极上的电压的定时的调整变得困难的问题。 另外，在上述的专利文献2揭示的结构中，将P沟道MOS晶体管的栅电极固定在接地电平或将P沟道MOS晶体管和N沟道MOS晶体管这二者的栅电压根据同一控制电路的输出信号进行控制。 在IGBT的非导通状态期间，P沟道MOS晶体管被维持在导通状态。这时，在P沟道MOS晶体管的栅电极上施加与发射极的电压相当的电压，因而，在该P沟道MOS晶体管导通时被施加与集电极-发射极间电压Vce相同程度的高电压。因此，作为P沟道MOS晶体管的栅绝缘膜，为了保障其耐压而采用厚绝缘膜，例如使其具有场效应绝缘膜以上的膜厚。结果，该P沟道MOS晶体管的高度成为大于周边的N沟道MOS晶体管的高度，产生了 IGBT的阶梯差变大的问题。另外，由于在该P沟道MOS晶体管上施加高压，为了保障对周围杂质区的绝缘，需确保杂质区之间充分的距离，存在元件占有面积增大的问题。
技术实现思路
因此，本专利技术目的在于提供可以维持低ON电阻及低开关损失及耐压特性并降低元件占有面积的半导体装置。简言之，本专利技术第I方面的半导体装置设有双极型晶体管；根据控制信号控制该双极型晶体管的基极电流的第I绝缘栅型场效应晶体管；在断开时将双极型晶体管的基极-发射极短接的第2绝缘栅型场效应晶体管；使断开时施加在第2绝缘栅型场效应晶体管的栅绝缘膜上的电压缓和的电压缓和元件。 该电压缓和元件最好是PN结型二极管元件或结型场效应晶体管。 本专利技术另一方面的半导体装置，提供第I方面的半导体装置的结构。即简言之，在该另一方面的半导体装置中，在双极型晶体管、控制该双极型晶体管的0N/0FF的第I绝缘栅型场效应晶体管及双极型晶体管断开时，在跟将该双极型晶体管的发射极/基极短接的第2绝缘栅型场效应晶体管形成的半导体区不同的区域上，在共同的半导体衬底区上形成电压缓和元件。电压缓和元件使得在双极型晶体管的断开时施加在第2绝缘栅型场效应晶体管的栅绝缘膜上的电压得以缓和。该电压缓和元件作为其构成要素的一部分而包含半导体衬 底区，且利用该半导体衬底区的穿通(punch-through)。 在一实施例中，本专利技术另一方面的半导体装置设有第I导电型的半导体衬底区；该半导体衬底区表面上形成的第2导电型的第I半导体区；在半导体衬底区表面上，离开上述第I半导体区而形成的第2导电型的第2半导体区；邻接于第I半导体区而形成的第I导电型的第3半导体区；在第2半导体区上和第I半导体区内的一部分区域的表面上形成的第I导电型的第4半导体区；在第4半导体区表面的一部分区域上形成的第2导电型的第I杂质区 ’与第4半导体区和第I杂质区电连接而形成的第I电极层；在第I杂质区与第I半导体区之间的第4半导体区上和第I半导体区上的一部分区域上隔着第I绝缘膜而形成的第2电极层；在第I半导体区表面上，离开第4半导体区且相互间隔而形成的第I导电型的第2及第3杂质区；在第I半导体区表面上，与第3杂质区邻接而形成的第2导电型的第4杂质区；与第2杂质区电连接的第3电极层；在第2及第3杂质区之间的第I半导体区表面上，隔着第2绝缘膜而形成的第4电极层；与第3及第4杂质区电连接而形成的第5电极层；形成在第2半导体区表面上并与第4电极层电耦合的第2导电型的第5杂质区。 在另一实施例中，本专利技术另一方面的半导体装置设有第I导电型的半导体衬底区；在半导体衬底区表面上，相互间隔而形成的第2导电型的第I及第2半导体区；与第I半导体区相接而形成的第I导电型的第3半导体区；在第3半导体区上及第I半导体区内的一部分区域的表面上形成的第I导电型的第4半导体区；在第4半导体区的一部分区域的表面上形成的第2导电型的第I杂质区；与第4半导体区及第I杂质区电连接而形成的第I电极层；在第I杂质区与第I半导体区之间的第4半导体区上及第I半导体区上，隔着绝缘膜而形成的第2电极层；在第I半导体区表面上，离开第4半本文档来自技高网...

【技术保护点】
一种半导体装置，设有：第1导电型的半导体衬底区；在所述半导体衬底区表面形成的第2导电型的第1半导体区；在所述半导体衬底区表面与所述第1半导体区相离而形成的第2导电型的第2半导体区；与所述第1半导体区邻接而形成的第1导电型的第3半导体区；在所述第2半导体区上及所述第1半导体区内的一部分区域的表面上形成的第1导电型的第4半导体区；在所述第4半导体区表面的一部分区域形成的第2导电型的第1杂质区；与所述第4半导体区及所述第1杂质区电连接地形成的第1电极层；在所述第1杂质区与所述第1半导体区之间的所述第4半导体区上和所述第1半导体区上的一部分区域上隔着第1绝缘膜而形成的第2电极层；在所述第1半导体区表面与所述第4半导体区相离的、相互间隔而形成的第1导电型的第2及第3杂质区；在所述第1半导体区表面与所述第3杂质区邻接而形成的第2导电型的第4杂质区；与所述第2杂质区电连接的第3电极层；在所述第2及第3杂质区之间的所述第1半导体区表面上隔着第2绝缘膜而形成的第4电极层；与所述第3及第4杂质区电连接而形成的第5电极层；以及在所述第2半导体区表面形成并与所述第4电极层电耦合的第2导电型的第5杂质区。

【技术特征摘要】
2008.05.30 JP 2008-1425111.一种半导体装置，设有 第I导电型的半导体衬底区； 在所述半导体衬底区表面形成的第2导电型的第I半导体区； 在所述半导体衬底区表面与所述第I半导体区相离而形成的第2导电型的第2半导体区； 与所述第I半导体区邻接而形成的第I导电型的第3半导体区； 在所述第2半导体区上及所述第I半导体区内的一部分区域的表面上形成的第I导电型的第4半导体区； 在所述第4半导体区表面的一部分区域形成的第2导电型的第I杂质区； 与所述第4半导体区及所述第I杂质区电连接地形成的第I电极层； 在所述第I杂质区与所述第I半导体区之间的所述第4半导体区上和所述第I半导体区上的一部分区域上隔着第I绝缘膜而形成的第2电极层； 在所述第I半导体区表面与所述第4半导体区相离的、相互间隔而形成的第I导电型的第2及第3杂质区； 在所述第I半导体区表面与所述第3杂质区邻接而形成的第2导电型的第4杂质区； 与所述第2杂质区电连接的第3电极层； 在所述第2及第3杂质区之间的所述第I半导体区表面上隔着第2绝缘膜而形成的第4电极层； 与所述第3及第4杂质区电连接而形成的第5电极层；以及 在所述第2半导体区表面形成并与所述第4电极层电耦合的第2导电型的第5杂质区。2.如权利要求I所述的半导体装置，还设有 在所述第I半导体区内与所述第3及第4杂质区相离而形成的第2导电型的第6杂质区；以及 在所述第6杂质区上与所述第6杂质区相接而形成并与所述第4电极层电耦合的第I导电型的第7杂质区。3.如权利要求I所述的半导体装置，还设有 在所述第I半导体区表面与所述第4杂质区邻接而形成且与所述第5电极层电连接的第I导电型的第6杂质区；以及 在所述第I半导体区表面与所述第6杂质区相间隔而形成并与所述第4电极层电耦合的第I导电型的第7杂质区。4.如权利要求I所述的半导体装置，还设有 在所述半导体衬底区表面所述第I及第2半导体区之间相离而形成的第2导电型的第5半导体区；以及 在所述第I及第5半导体区各自一部分区域和所述半导体衬底区表面形成并与所述第4电极层电连接的第I导电型的第6杂质区。5.如权利要求I所述的半导体装置，还设有在所述第I半导体区表面形成且两端分别与所述第4及第5电极层电连接的第I导电型的第6杂质区。6.一种半导体装置，设有 第I导电型的半导体衬底区；在所述半导体衬底区表面相互间隔而形成的第2导电型的第I及第2半导体区； 与所述第I半导体区相接而形成的第I导电型的第3半导体区； 在...

【专利技术属性】
技术研发人员：寺岛知秀，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：