一种调整FPGA总线延时的方法及装置制造方法及图纸

本发明专利技术公开了一种调整FPGA总线延时的方法，包括，主FPGA通过总线发送信号给从FPGA；从FPGA检测到任何一条信号线上的信号时，记录从FPGA检测到的该组总线所有信号线上的信号；判断是否存在没有检测到状态反转的信号线；如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个总线所有管脚延时都未达到系统设定最大值的FPGA，将所选择的FPGA中所有接收到的信号正确的信号线对应的管脚延时一个延时单位，否则记录主FPGA和从FPGA所有管脚的延时单位数据。本发明专利技术还公开了一种与所述方法相适应的FPGA总线延时调整装置，本发明专利技术的技术方案实现了自动调整总线各管脚延时单元数据，提高了FPGA总线延时调整效率。

【技术实现步骤摘要】

本专利技术涉及到现场可编程门阵列(简称，FPGA)原型验证系统搭建技术，特别涉及到一种调整FPGA总线延时的方法及装置。
技术介绍
FPGA原型验证是一种在FPGA上搭建片上系统(简称，SoC)和专用集成电路(简称，ASIC)设计原型的方法学，可以方便的进行硬件验证和早期软件开发。此方法学也称为ASIC原型验证或SoC原型验证。系统原型验证是SoC成功新的关键因素。随着SoC设计越来越复杂，设计者们发现由于仿真速度和建模的限制，仅仅依靠软件仿真很难验证硬件设计的正确性。在FPGA原 型上运行SoC设计是验证硬件设计正确性的可靠方法，而原型验证平台的运行频率直接影响验证效率以及验证范围。FPGA原型验证平台的运行频率取决于两个方面，一个是FPGA内部的逻辑复杂度，另外一个是验证平台中FPGA之间硬件互连速度，在实际的FPGA原型验证平台中需要保证FPGA之间的硬件互连速度必须大于系统运行速度，而FPGA之间的总线同步问题直接制约系统的运行速度。针对FPGA之间大量并行总线的同步问题，现在的FPGA通常都带有管脚输入输出(简称，10)延时单元(简称，IO DELAY)，通过IO DEL本文档来自技高网...

【技术保护点】
一种调整FPGA总线延时的方法，其特征在于，包括：步骤1、将主FPGA和从FPGA之间的互连总线分为至少一组；依次对每组总线执行如下操作；步骤2、主FPGA将该组总线的所有信号线的状态反转；步骤3、从FPGA检测到任何一条该组总线的信号线上的信号发生反转时，记录从FPGA检测到的该组总线所有信号线上的信号；步骤4、判断是否存在没有检测到状态反转的信号线；步骤5、如果存在没有检测到状态反转的信号线，在主FPGA和从FPGA中选择一个FPGA，将所选择的FPGA的该组总线中检测到状态反转的信号线的管脚延时一个延时单位；返回执行步骤2；其中，所选择的FPGA应满足，被选择的FPGA的该组总线的所有管...

【技术特征摘要】

【专利技术属性】
技术研发人员：高峰，王明耀，
申请(专利权)人：重庆重邮信科通信技术有限公司，
类型：发明
国别省市：