一种实现多电源上电顺序控制的装置制造方法及图纸

本实用新型专利技术公开了一种实现多电源上电顺序控制的装置，包括：上电复位信号输出单元，在电源电压达到设定阈值后，设定时间内向延时控制信号输出单元输出低电平上电复位信号，设定时间后向延时控制信号输出单元输出高电平复位结束信号；晶振，向延时控制信号输出单元输出时钟信号；延时控制信号输出单元，根据上电复位信号和时钟信号，输出若干路延时控制信号给若干个金属氧化物半导体场效应晶体管。本实用新型专利技术装置通过控制金属氧化物半导体场效应晶体管的开关时间，来实现多电源上电顺序控制，使用器件少，且为常用器件，可靠性高；而且，可通过更换晶振和更改CPLD的设计来满足不同的需求，通用性好；并且具有计算量小，设计简单、精度高的优点。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电学
，特别是涉及一种实现多电源上电顺序控制的装置。技术背景 在电子电路设计领域，经常会遇到一个电路板中有多个电源的情况。为了使电路板每次上电之后能够可靠地工作，要求多个电源之间有一个确定的上电时间顺序。对于多数高速率的芯片，比如FPGA (Field-Programmable Gate Array,现场可编程门阵列)和CPU (Central Processing Unit，中央处理器)以及处理50M以上信号的芯片；一方面，为了提高芯片的处理速度，需要降低芯片的内核工作电压；另一方面，为了提高芯片的驱动能力，又需要提高芯片的输入输出电源(以下简称IO电源)的电压。这就出现了同一芯片使用两个或者多个电源的情况。在同一芯片使用多个电源的情况下，如果I0(Input/0utput,输出/输入)电源先于内核工作电源上电，有可能使芯片出现闩锁。芯片发生闩锁之后，不但无法正常工作，更可能对芯片造成永久性损坏的严重后果。对于CPU来说，除了有上述IO电源和内核电源的上电顺序要求之外，多个内核电源之间的上电顺序也有严格要求。有的CPU对上电顺序的要求达到微秒(us)级别。传统的多电源上电顺序控制电路设计方法中，一般使用大的RC电路(Resistance Capacitance,电阻电容电路)再加上多级的晶体管或者MOS (Mental-Oxide-Semiconductor,金属-氧化物-半导体)场效应晶体管来搭建延时电路。在电路设计阶段，要计算每一级RC或者晶体管或者MOS管的延时，再把这些延时累加来凑足电源所需要的延时，来满足电源的的上电顺序要求。这种传统的做法有如下几个明显的缺陷I、计算繁琐，设计复杂。需要获取每一级RC电路和晶体管或者MOS管的电路参数，对参数根据合理的精度进行近似，然后逐级计算并累加；计算工作量很大；计算的工作量和复杂程度与电源的个数以及时延的大小成正比增长。2、设计误差不好控制。受不同厂家器件参数的差异以及同一厂家器件参数之间离散性的影响，设计阶段计算的结果跟实际测试结果的偏差很大，并且在设计阶段几乎无法得知这个偏差到底多大；如果这个偏差超出电源的上电要求，整个方案必须重新设计。3、电路可靠性差。电路经过的级数与故障率成正比，级数越多，故障率越高。更为严重的是，对于某些大功率的电源，对所使用器件的额定工作电流要求很高，在器件选型的时候，降额不足的话很容易烧毁电源；如果降额大，对器件的要求就高，成本随之提高。4、电路通用性差。电路的设计严重依赖于RC电路，晶体管或者MOS管的器件参数，一旦源上电顺序发生较大变化，整个多电源上电顺序控制电路必须重新设计
技术实现思路
本技术要解决的技术问题是提供一种实现多电源上电顺序控制的装置，用以解决现有技术中电路通用性可靠性差、设计复杂不好控制的问题。为解决上述技术问题，本技术提供一种实现多电源上电顺序控制的装置，所述装置包括上电复位信号输出单元，在电源电压达到设定阈值后，设定时间内向延时控制信号输出单元输出低电平上电复位信号，设定时间后向延时控制信号输出单元输出高电平复位结束信号；晶振，向所述延时控制信号输出单兀输出时钟信号；延时控制信号输出单兀,根据所述上电复位信号和时钟信号，输出若干路延时控制信号给若干个金属氧化物半导体场效应晶体管。进一步，所述装置还包括一个或多个直流电源转换器，与所述金属氧化物半导体场效应晶体管连接。进一步，所述延时控制信号输出单元为复杂可编程逻辑器件CPLD。进一步，所述金属氧化物半导体场效应晶体管的延时控制信号输入端设置有下拉电阻。本技术有益效果如下本技术装置通过控制金属氧化物半导体场效应晶体管的开关时间，来实现多电源上电顺序控制，使用器件少，且为常用器件，可靠性高；而且，可通过更换晶振和更改CPLD的设计来满足不同的需求，通用性好；并且具有计算量小，设计简单、精度高的优点。附图说明图I是本技术实施例中一种实现多电源上电顺序控制的装置的结构示意图；图2是图I所示装置的输出电压转换电路；图3是本技术实施例中再一种实现多电源上电顺序控制的装置的结构示意图；图4是图3所示装置的输出电压转换电路。具体实施方式为了解决现有技术中电路通用性可靠性差、设计复杂不好控制的问题，本技术提供了一种实现多电源上电顺序控制的装置，以下结合附图以及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不限定本技术。如图I所示，本技术实施例涉及一种实现多电源上电顺序控制的装置，电源VCC33给上电复位信号输出单元、晶振、延时控制信号输出单元和NMOS管提供工作电源，并且电源VCC33在电路板中最先上电。电路的框架结构如图I所示上电复位信号输出单元，在电源电压达到设定阈值后，设定时间内向延时控制信号输出单元输出低电平上电复位信号，设定时间后向延时控制信号输出单元输出高电平复位结束信号；上电复位信号输出单元可以选用通用的看门狗芯片实现其功能。晶振，向所述延时控制信号输出单兀输出时钟信号；延时控制信号输出单兀,根据所述上电复位信号和时钟信号，输出若干路延时控制信号给若干个金属氧化物半导体场效应晶体管。延时控制信号输出单元可以选用CPLD (Complex Programmable Logic Device,复杂可编程逻辑器件)。上述装置具体为所述上电复位信号输出单元输出上电复位信号Vi给所述CPLD ；所述晶振输出时钟信号CLK给所述CPLD ;所述CPLD利用时钟信号对上电复位信号进行处理之后，输出延时控制信号DELAY^ DELAY2,. . .、DELAYn给n个NMOS (N型MOS管)管；n个NMOS管输出n个次级3. 3V电源VO^1'VCC332、. . .、VCC33n ;每个NMOS管的延时控制信号输入端设置有下拉电阻，即DELAY1、DELAY2、. . .、DELAYn通过电阻R1'R2、. . .、Rn下拉到地。n个3. 3V次级电源经过直流电源转换器(DC-DC Converter)转换为电压符合要求的目标电源。n个次级3. 3V电源上电顺序的控制包括如下三个步骤步骤一 VCC33达到设定阈值Vh之后，上电复位信号输出单元的输出电SVi为低电平；在Vi为低电平期间，CPLD以输入的CLK为时钟，对计数器设置初始值，比如，初始值设置为O。在Vi为低电平期间，CPLD输出DELAY1、DELAY2、. . .、DELAYn为低电平，此时，n个NMOS 管关断，VCC33PVCC332、. .、VCC33n 没有电压输出。步骤二 A持续输出\ (设定时间)时间的低电平之后，变为高电平^Vi变为高电平之后，CPLD以CLK为时钟，对计数器进行计数，每一个时钟周期计数器的计数值加1，当计数器的技术值增加到N的时候，停止计数。步骤三在0到N之间取n个整数，分别为Cl、C2.....cn,当步骤二中的计数器的值为CpC2.....Cn的时候，分别使DELAYp DELAY2.....DELAYn的输出变为高电平AELAY^DELAY2.....DELAYn的输出变为高电平的时候，分别打开所连接的NMOS管，打开3. 3V电源本文档来自技高网...

【技术保护点】
一种实现多电源上电顺序控制的装置，其特征在于，所述装置包括：上电复位信号输出单元，在电源电压达到设定阈值后，设定时间内向延时控制信号输出单元输出低电平上电复位信号，设定时间后向延时控制信号输出单元输出高电平复位结束信号；晶振，向所述延时控制信号输出单元输出时钟信号；延时控制信号输出单元，根据所述上电复位信号和时钟信号，输出若干路延时控制信号给若干个金属氧化物半导体场效应晶体管。

【技术特征摘要】
1.一种实现多电源上电顺序控制的装置，其特征在于，所述装置包括 上电复位信号输出单元，在电源电压达到设定阈值后，设定时间内向延时控制信号输出单元输出低电平上电复位信号，设定时间后向延时控制信号输出单元输出高电平复位结束信号； 晶振，向所述延时控制信号输出单元输出时钟信号； 延时控制信号输出单元，根据所述上电复位信号和时钟信号，输出若干路延时控制信号给若干个金属氧化物半导体场效应晶体管。2....

【专利技术属性】
技术研发人员：袁晓，
申请(专利权)人：中兴通讯股份有限公司，
类型：实用新型
国别省市：