测试技术和电路的设计制造技术

本发明专利技术公开了测试集成电路(IC)的电路和方法。公开的电路块包括被联接从而接收使能信号和两个时钟信号的选择器电路。基于接收的使能信号，两个时钟信号之一被选择作为选择器电路的输出。存储元件被联接以接收使能信号和选择器电路的输出作为时钟输入信号。逻辑门被联接以接收存储元件的输出和使能信号。另一个选择器电路被联接以接收来自逻辑门的输出和使能信号。选择器电路选择逻辑门的输出或使能信号作为IC上扫描链的扫描使能信号。

【技术实现步骤摘要】
测试技术和电路的设计

技术介绍
集成电路(IC)器件在生产前后要经历一系列严格测试。每个器件可以也必须通过严格工业标准测试方法，从而验证器件质量。简单测试电路也可嵌入IC器件从而测试器件不同部件的功能。这些测试电路通常用于执行生产后测试以保IC器件无错误且如预期一样运行。一般来说，可测试性设计(DFT)是用于检测制造的IC器件上不同种类故障的设计技术或嵌入式电路的名称。例如，DFT电路可用于检测IC器件上逻辑块中存在的故障。扫描链，通常是通过连接逻辑元件，如串联的触发器和其他存储元件形成的，其集成到器件中从而为不同逻辑缺陷测试器件。扫描链可以经配置接收可用来测试特殊器件功能的测试矢量集合。通常，在数据从扫描链被读取从而确定器件功能之前，允许器件用测试矢量集合操作至少几个时钟周期。在典型扫描测试中，要求两个快时钟过渡。第一过渡加载测试值，而第二过渡捕获基于该测试值的结果。更多扫描测试方法中的两个是捕获加载(LOC)和移位加载(LOS)。即使LOC扫描测试是常用的，LOC扫描测试也可能不能快速地捕获扫描链中寄存器的每个状态。在方面，LOS扫描测试是更好的选择，因为寄存器的所有阶段可以LOS扫描测试快速测试。即使LOS扫描测试相比LOC扫描测试是更好的扫描技术，在LOS扫描测试中，将扫描链置入“扫描模式”的扫描使能信号需要作为时钟路由，这通常要求IC器件有更大面积。
技术实现思路
因此，需要可配置按需要执行LOC或LOS测试的扫描链。需要有简单本地化的扫描链电路，其提供成本有效的测试技术。本专利技术实施例包括在集成电路(IC)中实现快速测试的电路和技术。应该理解本专利技术示例性实施例可以大量方式实施，如工艺、设备、系统、器件、或计算机可读介质上方法。下面说明本专利技术几个创造性实施例。在一个实施例中，公开了电路块。该电路块包括被联接以接收两个时钟信号和使能信号的第一选择器电路。第一选择器电路基于使能信号输出两个时钟信号中的一个。存储元件被联接以接收使能信号并输出第一选择器电路作为时钟输入信号。逻辑门被联接以接收来自存储元件的输出和使能信号。第二选择器电路然后被联接以接收来自逻辑门的输出和使能信号。第二选择器电路输出来自逻辑门的输出或使能信号作为扫描使能信号。在一个实施例中，扫描使能信号联接到扫描链。在另一个实施例中，提供了IC。该IC包括被联接以接收扫描使能信号的扫描链和基于使能信号以及时钟信号产生时钟输出的存储元件。逻辑电路被联接以接收使能信号和来自储元件的时钟输出。选择器电路然后输出使能信号和来自逻辑电路的输出之一作为扫描链的扫描使能信号。在根据本专利技术的替换实施例中，提供了测试电路的方法。该方法包括接收两个时钟信号。两个时钟信号之一然后基于第一使能信号被选择为时钟输入信号。第一使能信号是以一个时钟信号设定时钟的从而生成第二使能信号。当原始使能信号处于第二逻辑电平时，且在时钟信号从第二逻辑电平过渡到第一逻辑电平后，第二使能信号从第一逻辑电平过渡到第二逻辑电平。第二使能信号或第一使能信号被选择为电路中扫描链的扫描使能信号。结合附图，其他方面可从下面的详细说明中显然看出，附图以例子的方式示出示例性实施例的原理。附图说明本专利技术可通过结合附图参考下面的说明得到最佳理解。图1A示出根据本专利技术一个实施例的示例性扫描链。图1B示出根据本专利技术一个实施例的LOC扫描运行的示例性时序图。图1C示出根据本专利技术一个实施例的LOS扫描运行的示例性时序图。图2示出根据本专利技术一个实施例测试IC的示例性方法。图3示出根据本专利技术一个实施例联接到扫描链的示例性可测试性设计(DFT)块。图4示出根据本专利技术，可执行不同实施例的可编程逻辑器件(PLD)的示例性方框图。图5示出根据本专利技术一个实施例，具有互连线和DFT块的图4中PLD上逻辑区的更详细图示。具体实施方式示例性实施例包括在集成电路(IC)中实现高速测试的电路和技术。应该理解，高速测试是指通常要求测试时钟信号以系统速度或器件操作速度生成的测试技术。应该理解，这里所述的图仅是示例性的且不是为了限制本专利技术的保护范围。然而，对本领域技术人员来说，显然本专利技术实施例可无需部分或全部这些特定细节实施。在其他情形中，没有详细说明已知操作，这是为了避免不必要地模糊示例性实施例。制造的IC是以电子设计自动化(EDA)工具测试的，其具有总称为可测试性设计(DFT)的设计和测试技术。通常，扫描链由串联扫描元件、如触发器、寄存器、和其他存储元件形成，其作为DFT特征包括在IC中。这些扫描链可包括不同可选择模式。例如，扫描链可包括“扫描模式”和“正常模式”。当扫描链处于“正常模式”时，扫描链通常执行预期的器件功能。当扫描链处于“扫描模式”时，扫描链被配置依次接收和输出数据。图1A示出根据本专利技术一个示例性实施例的示例性扫描链100。应该理解这里所述的存储元件可指任何存储元件，如寄存器、触发器、锁存器、等等。即使图1A的实施例中仅示出六个存储元件120A1-120B3，但应该理解，更少或更多的存储元件可连接到一起形成扫描链。在扫描链100中，联接存储元件以便其在扫描链100中形成多级，如存储元件120A1和120B1形成第一寄存器级，存储元件120A2和120B2形成第二寄存器级，如此类推。通常，在每个寄存器级之间有逻辑电路。例如，在一个实施例中，逻辑电路140在第一寄存器级和第二寄存器级之间。类似地，逻辑电路145可在第二寄存器级和第三寄存器级之间。逻辑电路140和145可包括组合逻辑电路，乘法器、等等，这些用于执行不同功能。还参考图1A，选择器电路130A1-130B3位于每个相应存储元件120A1-120B3的输入端子。每个选择器电路130A1-130B3在两个输入信号之间选择并输出结果到相应存储元件。例如，选择器电路130A2在输入端子132A2选择性输出来自存储元件120B1的输出，或在输入端子134A2输出来自逻辑电路140的输出到存储元件120A2。类似地，选择器电路130B2在输入端子132B2选择性输出来自存储元件120A2的输出，或在输入端子134B2输出来自逻辑电路140的输出到存储元件120B2。扫描链100中每个选择器电路130A1-130B3基于联接到每个选择器电路130A1-130B3的选择端子的使能信号EN，选择两个输入信号中的一个并输出所选信号到各个存储元件120A1-120B3。仍然参考图1A，存储元件120A1-120B3可由在存储元件120A1-120B3的时钟输入端子接收的时钟信号108，CLK，设定时钟。在一个实施例中，存储元件120A1-120B3由接收的CLK信号108的边缘触发。CLK信号108由选择器电路110基于在选择器电路110的输入端子106接收的使能信号选择性输出。两个时钟信号，SCAN_CLK和CAPUTURE_CLK分别联接到输入端子102和104，并被选择性输出到扫描链100作为时钟信号108，CLK。根据一个实施例，当扫描使能信号，EN处于活跃低电平时，扫描时钟SCAN_CLK输出到寄存器120A1-120B3的时钟输入作为时钟信号。结果，值，如测试矢量在输入端子132A1被扫描到扫描链100中，并传播通过扫描链的剩余部分。应该理解，输入端子132A1本文档来自技高网...

【技术保护点】

【技术特征摘要】
2011.03.11 US 13/046,6201.一种电路块，其包括：第一选择器电路，其被联接以接收第一时钟信号和第二时钟信号和使能信号，其中所述选择器电路基于所述使能信号输出所述第一时钟信号或所述第二时钟信号，并且其中所述使能信号是在所述第一选择器电路的选择端子处接收的；存储元件，其被联接以接收所述第一选择器电路的输出作为时钟输入信号，其中所述存储元件进一步被联接以接收所述使能信号，并且其中所述使能信号在所述存储元件的输入端子处由所述时钟输入信号的活跃时钟边缘设定时钟；逻辑门，其被联接以接收来自所述存储元件的输出，其中所述逻辑门进一步被联接以接收所述使能信号；以及第二选择器电路，其被联接以接收来自所述逻辑门的输出，其中所述第二选择器电路进一步被联接以接收所述使能信号，其中所述第二选择器电路选择来自所述逻辑门的所述输出或所述使能信号并且输出所选择的信号作为扫描使能信号。2.根据权利要求1所述的电路块，其进一步包括：扫描链，其被联接以接收所述扫描使能信号和来自所述第一选择器电路的所述时钟输入信号。3.根据权利要求2所述的电路块，其中所述扫描链包括：多个存储元件，其被联接在一起从而形成多个存储元件级；以及多个选择器电路，其中所述多个选择器电路中的每个选择器电路都与所述多个存储元件中相应存储元件关联并联接到所述相应存储元件的输入端子，其中所述多个选择器电路中的每个选择器电路基于所述扫描使能信号选择性联接测试矢量或用户输入矢量中的一个到与其关联的存储元件，从而测试逻辑电路。4.根据权利要求1所述的电路块，其中所述第二选择器电路被联接到可配置存储器位，且其中所述第二选择器电路基于所述可配置存储器位输出所述使能信号或来自所述逻辑门的输出。5.根据权利要求1所述的电路块，其中所述第一时钟信号是扫描时钟信号，而所述第二时钟信号是捕获时钟信号。6.根据权利要求1所述的电路块，其被集成到可编程逻辑器件即PLD中。7.根据权利要求6所述的电路块，其包括：在所述PLD上的多个互连线。8.一种集成电路即IC，其包括：存储元件，其基于使能信号和时钟信号产生设定时钟的输出，其中所述使能信号在所述存储元件的输入端子处由所述时钟信号的活跃时钟边缘设定时钟；逻辑电路，其被联接以接收所述使能信号和来自所述存储元件的所述设定时钟的...

【专利技术属性】
技术研发人员：J·G·达斯蒂达尔，K·R·坎蒂普迪，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：