在外部器件控制器的从外部器件接收的数据相对于外部器件控制器的输出时钟被延迟一个或更多个循环时的情况下，用于停止向外部器件的时钟供给的控制信号在没有任何调整的状态下被用于外部器件控制器内停止从外部器件接收数据的控制，作为结果，数据将被丢掉。并且，调整用于停止（或重新开始）外部器件控制器的数据引入的定时将延长处理调整所需要的时间。因此，为了解决这些问题，所公开的信息处理装置延迟并校正通过外部器件控制器接收的数据的相位偏移，并且以循环为单位延迟用于控制外部器件控制器侧的数据引入的控制信号。并且，信息处理装置在调整相位偏移后调整控制信号。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及诸如外部器件控制器的信息处理装置向外部器件供给时钟并在其中加载与时钟同步地从外部器件输出的外部器件数据的。
技术介绍
如PTL I中公开的那样，存在用于包括外部器件控制器的信息处理装置的技木，其中，当外部器件与信息处理装置连接以能够与其通信时，从信息处理装置的外部器件控制器向外部器件供给操作时钟。这里，一般地，外部器件被设定以与从外部器件控制器供给的时钟同步地输出数据，并且，外部器件控制器被配置为在其中加载从外部器件输出的数据。 通过使用该方法，外部器件控制器暂时停止向外部器件供给时钟(与时钟门控对应)，由此允许暂时停止从外部器件向外部器件控制器的数据供给。例如，当数据被积累直至外部器件控制器中的接收缓冲器的允许容量时，外部器件控制器可停止时钟的供给以停止数据的供给，由此，即使缓冲器的容量小也如希望的那样防止缓冲器的溢出。引文列表专利文献PTL I :日本专利公开 No. 59-173839
技术实现思路
技术问题当由外部器件控制器从外部器件接收的数据相对于外部器件控制器的输出时钟被延迟ー个循环或更多时，由于对于停止从外部器件的数据接收的控制直接在外部器件控制器中使用用于停止向外部器件的时钟供给的控制信号，因此出现加载数据的失败。另外，如果要调整导致外部器件控制器停止在其中加载数据(或解除该停止)的定吋，那么调整处理所需要的时间长。问题的解决方案为了解决以上的问题，根据本专利技术的信息处理装置包括供给部件，用于向外部器件供给时钟；控制部件，用于向供给部件传送用于停止时钟供给的控制信号；接收部件，用于接收同步于时钟从外部器件输出的数据，并用于根据所述控制信号停止加载数据；第一延迟部件，用于校正由接收部件接收的数据的相位偏移；以及第二延迟部件，用于校正控制信号的周期到周期偏移。并且，为了解决以上的问题，根据本专利技术的信息处理方法是信息处理装置中的信息处理方法，所述信息处理装置包括向外部器件供给时钟并且接收同步于时钟从外部器件输出的数据的外部器件控制器，所述信息处理方法包括第一延迟步骤，调整由外部器件控制器接收的数据的相位偏移；以及第二延迟步骤，在第一延迟步骤之后调整用于使外部器件控制器停止加载数据的控制的偏移。专利技术的有利效果根据本专利技术，即使由信息处理装置从外部器件接收的数据相对于信息处理装置的时钟被延迟ー个循环或更多，也防止了信息处理装置侧的加载数据的失败。并且，根据本专利技术，在要调整导致外部器件控制器停止在其中加载数据(或解除该停止)的定时的情况下，防止了调整处理所需要的时间增加。 附图说明图I是本专利技术的示例性实施例中的外部器件控制器的配置图。图2示出參考例中的偏斜控制单元的配置图和时序图。图3包括循环控制单元的配置图和时序图。图4包括校准处理的流程图和输出时钟控制单元的配置图。图5是校准图案接收期间基于门控图案的输出时钟的门控的时序图。图6是示出循环指标与接收的校准图案之间的相关性的时序图。图7是示出循环指标与接收的校准图案之间的相关性的时序图。图8是示出门控循环数与接收的校准图案之间的相关性的时序图。图9是示出门控循环数与接收的校准图案之间的相关性的时序图。图10是示出门控循环数与接收的校准图案之间的相关性的时序图。图11是示出门控操作间的循环数与接收的校准图案之间的相关性的时序图。图12是示出门控操作间的循环数与接收的校准图案之间的相关性的时序图。图13是示出门控操作间的循环数与接收的校准图案之间的相关性的时序图。图14是示出门控操作间的循环数与接收的校准图案之间的相关性的时序图。图15是示出门控开始位置、门控结束位置和接收的校准图案之间的相关性的时序图。图16是示出门控开始位置、门控结束位置和接收的校准图案之间的相关性的时序图。图17是示出门控开始位置、门控结束位置和接收的校准图案之间的相关性的时序图。图18是当使用正确的循环设定时由外部器件控制器和外部器件操控的信号的时序图。图19是包括外部器件控制器的系统配置的示意图。图20示出实际接收的校准图案与实际循环数之间的差异的关系的例子。图21示出參考例中的外部器件控制器的配置、以及示出命令或数据的格式的时序图。图22是參考例中的校准处理的流程图。图23是參考例中的校准处理的时序图。图24是參考例中的外部器件控制器所操控的信号的时序图。具体实施例方式以下将參照附图描述本专利技术的示例性实施例。首先，下面将描述用于解决当由外部器件控制器从外部器件接收的数据相对于外部器件控制器的输出时钟被延迟ー个循环或更多时导致的问题的示例性实施例。图19是包括与外部器件107通信的信息处理装置的系统的框图。作为具有用于与外部器件107通信的功能的LSI的ASIC 100包括CPU 10UDRAM控制器104、DMA控制器102、外部器件控制器103和CLOCK产生器105。(ASIC是专用集成电路的缩写，并且DMA是直接存储器存取的缩写。)并且，用作振荡部件的CLOCK产生器105产生并供给被CPU 101、DMA控制器102、外部器件控制器103和DRAM控制器104使用的时钟(cpu_clock 113、dmac_clock 114、host_clock 115、dram_clock 116)。CPU 101 经由 CPU I/F 110 对于外部器件控制器103、DMA控制器102和DRAM控制器104执行寄存器存取。DMA控制器102经由CPUI/F 110执行至DRAM控制器104的数据传输以及来自DRAM控制器104的数据传输。DRAM 控制器104经由DRAM I/F 117执行至DRAM 106的数据传输以及来自DRAM 106的数据传输。外部器件控制器103经由DMA I/F 111执行至DMA控制器102的数据传输以及来自DMA控制器102的数据传输。并且，外部器件控制器103经由外部器件I/F 112执行至外部器件107的数据传输以及来自外部器件107的数据传输。接下来，将描述外部器件控制器。图I示出本专利技术的示例性实施例中的外部器件控制器103的配置。外部器件控制器103从CLOCK产生器105接收主时钟115 (在图中，为host_clock)。主时钟115与外部器件控制器103中的各块连接，并且，外部器件控制器103的各块与主时钟115同步地操作。在接受要从CPU 101传送到卡的数据或命令以及寄存器存取的同吋，CPU I/F控制单元201将从卡接收的命令或数据传送到CPU 101。DMA I/F控制单元111从DMA控制器102接受要被传送到外部器件107的数据，并且，另一方面，将从外部器件107接收的数据传送到DMA控制器102。外部器件控制器103经由传送命令并行至串行转换单元125和接收命令串行至并行转换单元126与外部器件107交换命令。首先，CPUI/F控制单元201将经由CPU I/F110从CPU 101接收的并行格式传送命令223 (s_cmd)传送到传送命令并行至串行转换单元125 (以下，为传送命令PS转换单元)。传送命令PS转换单元125将接收的并行格式传送命令223转换成串行格式传送命令224 (s_cmd_data),并且将串行格式传送命令224传送到外部器件107。外部器件107将接收的串行格式传送命本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：桃井昭好，森下浩一，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：
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