分路保护电路及其方法技术

本发明专利技术涉及分路保护电路及其方法。在一实施方式中，一种保护器件用于保护电路。所述保护器件具有的最大额定功率耗散比所保护的电路的最大额定功率耗散小。

【技术实现步骤摘要】

本专利技术通常涉及电子学领域，尤其涉及形成半导体器件和结构的方法。
技术介绍
过去，电子エ业使用发光二极管(LEDs)用于多种应用。发光二极管的改进改善了效率并增强了发光二极管的发光能力以及导致应用増加。在一些应用中，几个发光二极管串联连接在一起以提供较高强度的光输出。在这样的应用中，若发光二极管之一故障处于开路状态，那么电流不再流到其余的发光二极管，因此任何发光二极管都没有光产生。在一些情况下，齐纳ニ极管与每ー发光二极管并联连接，以当所述发光二极管变成开路时提供可替换的电流通路。齐纳ニ极管具有大于发光二极管的正向电压的反向电压或齐纳电压，从而当发光二极管工作时，齐纳ニ极管不传导电流，尽管ー些漏电流可流过齐纳ニ极管。若发光二极管故障并变成开路，那么齐纳ニ极管正向偏压，并开始传导应由发光二极管传导的电流。由于齐纳ニ极管比发光二极管具有更高的电压降，并传导相同量的电流，因此齐纳ニ极管必须比发光二极管具有更高的功率耗散能力以阻止损害齐纳ニ极管。例如，发光二极管通常具有约3V到4V的正向电压。因此，并联连接的齐纳ニ极管必须具有大于3V到4V的反向电压。一般，齐纳ニ极管的反向电压高很多以当发光二极管正常工作时最小化通过齐纳ニ极管的漏电流。因此，齐纳ニ极管通常具有6V到8V的反向电压，其需要齐纳ニ极管具有的最大额定功率耗散率约为发光二极管的最大额定功率耗散的两倍。越高的功率耗散通常增加发光二极管系统的成本。因此，齐纳ニ极管两端较高的电压降限制了可能故障而仍保持其余的发光二极管工作的发光二极管的数量。因此，期望具有一种保护电路，所述保护电路具有不大于发光二极管的正向电压的工作电压降以及具有较低的成本。附图说明图I示意性地示出具有根据本专利技术的分路保护电路的发光二极管系统的一部分的实施方式；图2示出根据本专利技术的图I的分路保护电路的一部分的放大的横截面图；图3示出根据本专利技术的图I的分路保护电路的一部分的放大的平面图；图4为具有曲线图的图，其示出根据本专利技术的图I的分路保护电路的电压-电流特性曲线；以及图5示意性地示出具有根据本专利技术的另一分路保护电路的发光二极管系统的ー部分的实施方式，所述另一分路保护电路为根据本专利技术的图I的分路保护电路的可替换实施方式。为了说明的简单且清晰，附图中的元件不一定按照比例绘制，以及不同附图中的相同标号表示相同的元件。另外，省略公知的步骤和元件的说明和细节以简化说明。如本说明书中所使用的，载流电极意为器件的ー种元件所述元件承载通过所述器件的电流，例如金属氧化物半导体(MOS)晶体管的源极或漏极、或双极晶体管的发射极或集电极、或ニ极管的阴极或阳极，以及控制电极意为器件的一种元件所述元件控制通过所述器件的电流，例如MOS晶体管的栅极、或双极晶体管的基板。尽管所述器件在本说明书中解释为某些N沟道或P沟道器件，然而本领域的普通技术人员应理解，根据本专利技术，互补的器件也是可能的。本领域的技术人员应理解，本说明书中所使用的词语期间(during)、同时(while)、当(when)并不是严格术语，所述严格术语意味着在启动动作下立即发生动作，而是在由启动动作所启动的反应之间有一些小但合理的延迟，例如传播延迟。为了附图清晰，器件结构的掺杂区示出为具有大体直线的边缘和精确角度的拐角。然而，本领域技术人员应理解，由于掺杂剂的扩散和活化，掺杂区的所述边缘通常可能并不是直线，以及所述拐角可能并没有精确的角度。 具体实施例方式图I不意性地不出发光二极管(LED)的发光系统10的实施方式的一部分,其包括分路保护电路25。系统10 —般包括多个发光二极管，例如发光二极管20-23，其串联连接以提供期望的光強度或光模式。系统10通常在功率输入11和功率返回端(return) 12间接收DC电压，例如自电池或其它DC电源接收。返回端12通常连接到公共回路电势，例如地。电流源13被耦接以接收自输入11的功率，并产生流经所有发光二极管22-23的恒定电流14。分路保护电路25构造成提供在故障处于开路状态的任何发光二极管20-23周围的可替换的电流通道。电路25为两端子半导体器件，具有第一端子32和第二端子33，其帮助电路25与任何发光二极管20-23并联连接。电路25包括一对背对背ニ极管26和27、电阻器29和金属氧化物半导体选通可控硅整流器(MOS gated SCR) 28。图2示出图I的说明中所解释的电路25的一部分的实施方式的放大的横截面图。图3示出电路25的MOS选通SCR28的一部分的实施方式的放大的平面图。此说明參考图I、图2和图3。ニ极管26和27、电阻器29和MOS选通SCR28在半导体基片40上形成。基片40通常包括大块半导体基片(bulk semiconductor) 41,其具有形成在大块半导体基片41的表面上的外延层42。基片40具有第一表面43以及还具有第二表面，所述第二表面具有在其上形成的导体材料74以提供与端子32的电接触。在优选实施方式中，基片41为重掺杂P型基片，以及层42为N型外延层。然而，在一些实施方式中，层42可例如通过掺杂基片41的一部分来形成为在基片41内的阱区。层42 —般具有约1E15到1E18 atoms/cm3(原子/厘米3)的峰值掺杂浓度。图2和图3示出MOS选通SCR28的实施方式，其使用多个晶体管単元，其每ー个形成为跨基片40的表面43延伸的条带，例如为晶体管単元37和晶体管単元38。通常通过箭头标识的晶体管単元37和38并联连接在一起，从而每一単元操作作为MOS晶体管，以及互连的ー组单元功能作为单独的大的MOS晶体管。基于晶体管的单元对于本领域的技术人员是公知的。本领域的技术人员还公知，不同几何形状的结构，例如圆形或六边形，可用于形成各単元，来代替条带结构，或可替换地，可使用仅ー个単元。単元37包括第一掺杂区47，其形成为跨表面43延伸的条带。区域47通常具有的导电类型与层42的导电类型相反，具有约1E15到lE18atoms/cm3的峰值掺杂浓度。在区域47内，另外的掺杂区48形成为与区域47同轴延伸的条带。区域48通常具有的导电类型与区域47的导电类型相反，其具有约1E15到lE18atomS/cm3的峰值掺杂浓度。掺杂区50形成为延伸通过区域48以接触区47。区域50通常具有与区域47相同的导电类型，其具有约1E17到lE19atomS/cm3的更高的峰值掺杂浓度。区域47、48和50通常形成为自表面43延伸进基片40。相似地，単元38包括类似于区域47的掺杂区44。区域44形成为另一条带，所述条带与区域47平行延伸，并间隔开ー距离以支持电流流过层42。掺杂区45类似于区域48，在区域44内形成。如下面进ー步所示，区域45和48功能作为由单元37和38形成的MOS晶体管的源极区，以及区域44和47功能作为相应的晶体管単元的主体。掺杂区50提供主体触点，所述主体触点用于电接触区域47的主体。如图3所示，其它的主体触点，例如类似于区域50的掺杂区51、59和60在区域45和48内的不同位置形成，并通过区域45和48延伸以接触相应的区域44和47。区域50、51、59和60的各主体触点分隔开ー距离76，这在下面进ー步可见到。交迭区域48的一部分、区域45的一本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：阿兰·R·保尔，斯蒂芬·P·罗伯，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：